Частотный дискриминатор

союз советскСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 09) (11) 51)4 Н 03 ОПИСАНИЕ ИЗОБРЕТЕНИЯ 2 тижения дополни Бюл. У 18и Е.Н.Маслов8,8)свидетельство СССРН 03 К 5/229 1986.ДИСКРИМИНАТОР мпаратоверторы напря то ки, бло ия по 6 срав эава и 35 ений, а орыпряж ляы вачи ия к и ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П(НТ СССР ТОРСКОМУ СВИДЕТЕЛЬСТВ(61) 1359899 (21) 4308439/2 (22) 21,09,87 (46) 15,05,89, (72) А.В.Белоу (53) 621.374(0 (56) Авторское Р 1359899, кл. (54) ЧАСТОТНЫЙ Изобретение относится к техниязи и может быть использовановтоматической подстройки частомногоканальных системах передискретной информации с ортогоыми сигналами. Целью изобретевляется расширение диапазона о та знака напряжении, образуюмеряемый параметр. Для досэтой цели в дискриминатортельно введены сумматор 8, кры 31 и 35, ключи 32 и 33, и34 и 38, шина 37 сдвигающегожения. Кроме того, дискрнминдержит блок 1 входной обрабо3 управления, блок 4 усреднепосылкам, блок 5 памяти, блокнения, функциональный преобртель 7. При этом компаратанализируют полярности начерез ключи 32 и 33 происходключение дополнительного смещ сумматору 8, что расширяет в дв за диапазон измеряемого параметИзобретение относится к техникесвязи и может быть использовано вмногоканальных модемах передачи дискретной информации с ортогональны 5 ми сигналами для автоматической подстройки частоты. Изобретение является усовершенствованием устройства, известного по авт.св. М 1359899, содержащего блок входной обработки, вход которого соединен с входной шиной и с входом блока управления, первый и второй выходы которого соединены соответст венно с первым и вторым управляющими входами блока входной обработки, а третий и четвертый выходы - соответственно с управляющими входами блока памяти и блока сравнения, выход кото рого соединен с входом функционального преобразователя, а также блок усреднения по посылкам и выходную шину, первый и второй выходы блока входной обработки соединены соответственно с первым и вторым входами блока усреднения по посылкам, первый и второй выходы которого соединены соответственно с первым и вторым входами блока памяти, при этом выход 30 функционального преобразователя соединен с выходной шиной, блок входной обработки содержит последовательно , соединенные первую линию задержки, вход которой соединен с входом блока входной обработки, первый перемножитель, инвертор, первый сумматор, первый интегратор и первый ключ передачи, выход которого соединен с первым выходом блока входной обра ботки, а также последовательно соединенные преобразователь Гильберта, вход которого соединен с входом блока входной обработки, вторую линию . задержки, второй перемножитель, вто рой сумматор, второй интегратор, второй ключ передачи, выход которого соединен с вторым выходом блока выходной обработки, а также третий ичетвертый перемножители и первый и второй ключи сброса, при этом первые входы третьего и четвертого перемножителей соединены с входом блока входной обработки, вторые входы - с выходами соответственно второй и первой линии задержки, а выходы - с вторыми входами соответственно первого и второго сумматоров, причем вторые входы первого и второгоперемножителей соединены с выходом преобразователя Гильберта, первый входуправления блока входной обработкисоединен с входами управления первого и второго ключей сброса, при этомпервый и второй выходы первого ключасброса соединены соответственно спервым и вторым входами управленияпервого интегратора, первый и второй выходы второго ключа сброса соединены соответственно с первым и вторым входами второго интегратора, авторой вход управления блока входнойобработки соединен с входами управления первого и второго ключей передачи, причем блок усреднения по посылкам содержит переключатель, последовательно соединенные первую дополнительную линию задержки и первый дополнительный сумматор, последовательно соединенные вторую дополнительнуюлинию задержки и второй дополнительный сумматор, при этом вход первойдополнительной линии задержки соединен с первым входом блока усредненияпо посылкам и первым размыкающим контактом переключателя, первый замыкающий контакт кбторого соединен с выходом первого дополнительного сумматора, первый переключающий контактс первым выходом блока усреднения попосылкам, второй выход которого соединен с вторым переключающим контактом переключателя, второй размыкающий контакт которого соединен с вторым входом блока усреднения по посылкам и входом второй дополнительнойлинии задержки, а второй замыкающий контакт - с выходом второго дополнительного сумматора. Цель изобретения - расширение диапазона однозначного измерения сдвига частоты,На чертеже показана структурная электрическая схема описываемого устройства.Устройство содержит блок 1 входной обработки, вход которого соединен с входной шиной 2 и входом блока 3 управления. Первый и второй выходы блока 1 соединены соответственно с первым и вторым входами блока 4 усреднения по посылкам, первый и второй выходы которого соединены соответственно с первым и вторым входами блока 5 памяти, первый и второй выходы которого соединены соответствен,.(г.)=Б(С), подиз (7) и (8) вв (1),(2) е1 Б (-Т ) + ет+т,Для того, чтобы применить алгоритм (2), установим связь между зна ками в 1.п Ы и сов Ы и знаками измеряемых величин. Передаваемый сигнал на интервале посылки имеет вид е 91) тБ (г.-Т ) +ет ;(3) ГдЕ а , , Ее 1 - ИНфОрМацИОННЫЕ аМПЛИтуда, фаза и начальная фаза сигнала вподканале;30ы - значение частоты подканала;М - число подканалов.Выражение (3) эквивалентно следующему: 35 Р(О 1 К 40 Ае=о(1) КЕ1 вк + ,1 Е.о При выполняющемся условии взаимной ортогональности подканальных сиг налов на интервале Т, групповой сигнал в отсутствие сдвига удовлетворяет одному из условий (на интервале посылки): либо Б (й)=Я (-Т ), либо Бо(")= Бо(" То), Индекс 0 подчеркивает отсутствие сдвига. Полагаем для определенности, что выполнено первое из условий. Это означает, чтс на интервале посылки 5ее,- (1.) - . преобразование Гильбертапринимаемого сигнала.Диапазон однозначного измерения сдвига по алгоритму (1) равен (й /2) е Г 1/(4 Т,), 1/4 Т , оцнако его можно расширить в два раза, если наряду с использованием значения ВЫ=А/В из выражения (1) учесть информацию о знаках вп е и сов с 1, определяя сдвиг выражением А 7 о ое Я, Т,=агср - + - вВп(в 1 пЫ)" 1-вдп(соя)1-1, если х с 0 Б(г.) х(г.) сов Д с+у(г.) я.п й г.мх(с)авхп (мг.+ Ч+); му(й)= Е а сов(юС+е+М)1 Ос 1Сигнал Б (й) на выходе преобразователя Гильберта определяется форму- лой Б г(с)=у(с) сов Я,с-х впй,е (3 с) =.х(г.-Т .,); у ( ,=ч- , - 1 Учитывая (4) и (6), ь;о кно 1;1 ппс)=Б(с-Т,) соя(й Т,)+Б,(г.-Т)яп(Я, Т,) Аналогично из (5) и (6) получим Считая, что шумыт.е. (С)=Б(г;) иставим Б(С) и Бе(С)выражения для А и ВПолучимА=я 1 п(1 сТ о)" с+Б( " Т о) 1Так как множитель при з 1.п( й, Т,) в выражении А и при соя( Й Т,) в выражении В из (9) положителен, то яяпяхп( Я Т ) = ядп А;0 япсоз( 57, Т,) 3 = вцп В,поэтому алгоритм (2) измерения сдвига можно записать в виде1 АЯ= - агсд - + - яяп А 1-вяп В 3 сТ . В 2 Тоо . о(11) 1При цифровой обработке выражения А и В в (1) заменяются следующими:(12) где . = е, ( .,); е,; = ,(С, ) - отсчеты (котельниковские) в момент 1, процессов(й) и ,(С);К;Ь - число отсчетов, приходящихся на интервалы Т и Т, соответственно.Частотный дискриминатор работает следукецим образом,Многочастотный входной сигнал в смеси с шумами (С) непосредственно с входа устройства и сигнал (й-Т, задержанный на величину Т, (где Т, - интервал ортогональности) в первой линии 10, поступает на входы четвер+ б,(-Т,) (г.)1. 1 с, з 148 ОО но с первым и вторым входами блока 6 сравнения, выход которого через последовательно соединенные функциональный преобразователь 7 и дополни-. тельный сумматор 8 соединен с выходной шиной 9. Первый и второй выходы блока 3 соединены с первым и вторым управляющими входами блока 1, а третий и четвертый выходы с управляющими входами блоков 5 и 6 соответственно. Блок 1 содержит последовательно соединенные первую линию 10 задержки, первый перемножитель 11, инвертор 12, первый сумматор 13, первый интегратор 14, первый ключ 15 передачи, а также последовательно соединенные преобразователь 16 Гильберта, вторую линию 17 задержки, второй перемножитель 18, второй сумматор 19, вто рой интегратор 20, второй ключ 21 передачи, а также третий и четвертый перемножители 22, 23, первый и вто рой ключи 24, 25 сброса. Вторые входы первого 11 и второго 18 перемно жителей соединены с выходом преобразователя 16,а первые входы третьего 22 и четвертого 23 перемножителей соединены с выходами линий 17 .и 10 задержки соответственно. Выходы пе ремножителей 22 и 23 соединены с вторыми входами первого и второго соответственно сумматоров 1 Э и 19. Соединенные вместе входы линии 10, преобразователя 16 и вторые входы пере- множителей 22 и 23 являются входом блока 1, Первый и второй выходы ключа 24 соединены соответственно с первым и вторым управляющими входами интегратора 14, а первый и второй выходы ключа 25 - с первым и вторым со" .ответственно управляющими входами интегратора 20, причем управляющие входы ключей 24 и 25, соединенные вместе, являются первым управляющим входом блока 1, Соединенные вместе управляющие входы ключей 15 и 21 являются вторым управляющим входом блока 1 а выходы ключей 15 и 21 - первым и вторым соответственно выходами бло ка 1. Блок 4 содержит последовательно соединенные первую дополнительную линию 26 задержки и первый дополнительный сумматор 27, последовательно соединенные вторую дополнительную линию 28 задержки и второй дополнительный сумматор 29, а также переключатель 30, при этом выходы сумматоров 27 и 29 подключены к первому и второму соответственно размыкающим контактам переключателя 30, первый замыкающий контакт которого, соединенный с входом линии 26, является первым входом блока 4, а второй замыкающий контакт, соединенный с входом линии 28, - вторым входом блока 4. Первый и второй переключающие контакты переключателя 30 являются первым и вторым соответственно выходами блока 4, Первый вход первого компаратора 31 соединен с общей шиной. Первый выход блока 4 соединен с вторым входом первого компаратора 31, выход которого соединен с управляющим входом первого дополнительного ключа 32 непосредственно, а с управляющим входам второго дополнительного ключа 33 - через первый дополнительный инвертор 34. Первый вход второго компаратора 35 соединен с общей шиной, второй выход блока 4 - с вторым входом второго компаратора 35, выход которого соединен с управляющим входом третьего дополнительного ключа 36, выход которого подключен к второму входу сумматора 8, Шина 37 сдвигающего напряжения соединена с входом ключа 33 непосредственно, а с входом ключа 32 - через второй дополнительный инвертор 38, при этом выходы ключей 32 и 33, соединенные вместе, подключены к входу ключа 36. Блок 3 управления аналогичен блоку управления устройства по основному изобретению.Рассмотрим алгоритм измерения сдвига, реализуемый в устройстве, В основном изобретении алгоритм записан в виде1.(еи) т1 АЯ; - агсс 8 - ; А = ЕВ ео етт где Я - измеряемый сдвиг;Т, - интервал ортогональностисоставляющих многочастотного сигнала;Т - длительность посылки; Я - число посылок, на протяжении которых осуществляется измерение сдвига; (1) - Йринимаемый сигнал;того перемножителя 23, формирующего на входе сигнал произведения (й).(С-С). Выходной сигнал преобразователя 16 , (г.) и сигнал(е- Т), задержанный на величину Т воо второй линии 17, поступают на входы второго перемножителя 18, формирующего на выходе сигнал произведения(й)(-Т ). Аналогично третий перемножитель 22 формирует сигнал произведения(с) ,(-Т 0), а первый перемножитель 11 - сигнал произведения ,(Т)(С-Т ). Второй сумматор 19 формирует сумму выходных сигналов перемножителей 18 и 23а первый сумматор 13 и инвертор 12формируют разностный сигнал выходныхсигналов перемножителей 11 и 22В момент времени 1 +Т (где 1+1 - номер анализируемой посылки) по ко" маиде управления размыкается первый ключ 24 и первый интегратор 14 начинает интегрирование выходного напряжения сумматора 13. В момент времени (1+1) .Т окончания (1+1)-й посылки (где Т - длительность посылки) по второй команде управления замыкается первый ключ 15 и выходной сигнал интегратора 14 поступает на первый выход блока 1, Затем команды управления замыкают ключ 24 и размыкают ключ 15, при этом интегратор 14 обнуляется, Точно таким же образом второй интегратор 20, управляемый вторым ключом 25 сброса, производит интегрирование выходного сигнала сумматора 19, при этом с помощью второго ключа 21 выходное напряжение интегратора 20 поступает на второй выход блока 1, К моменту окончания (1+1)-й посылки на первом и втором выходах блока 1 сформированы напряжения, соответствующие суммируемым выражениям в числителе и знаменателе формулы (1). Обе команды управления (поступающие на ключи 24, 25 и 15, 21) формируются блоком 3 из входного сигнала. В том случае, когана требуется выполнить усреднение результатов измерения по И посылкам, переключатель 30 в блоке 4 устанавливается в такое положение, при котором первый и второй выходы блока 4 обраэуют выходы первого и второго допол,- нительных сумматоров 27, 29, И входов каждого из которых соединены сБ отводами первой и второй дополнительных линий 26, 28 соответственно,осуществляющих задержку входных сигналов на время М Т, входы линий 26и 28 подключены к первому и второмувыходам блока 1, При этом на первыйи второй входы блока 5 поступают усредненные по Х посылкам напряжения,соответствующие числителю и знаменателю в формуле (1), В случае необходимости обеспечения максимальногобыстродействия переключатель 30 устанавливается в положение, при котором на блок 5 поступают сигналы непосредственно с выходов блока 1. Очевидно, что в этом случае усреднениепо посылкам отсутствует и время измерения ограничивается длительностьюодной посылки, этот случай соответствует выбору 0=1 в формуле (1).Блок 25 5 осуществляет запоминание входныхотсчетов и хранение их в течение времени Т 0 с конца (1+1)-й посылки, азатем освобождается по команде блока3, Блок 6, вычисляющий отношение на пряжений, поступающих на его входы свыхода блока 5 с учетом их знаков(определяющих направление смещениячастоты), также управляется сигналом,с блока 3 и работает в течение времени хранения информации в блоке 5.Функциональный преобразователь 7, ра.".ботающий по алгоритму Я., =(1/Т,)агсд х, блоки 3, 5 и 6 аналогичныблокам устройства-прототипа, причем 40 блок 5 содержит всего лишь две ячейки памяти. На первом выходе блока 4усреднения по посылкам присутствуетнапряжение А, пропорциональное первому выражению из (1), а на его вто ром выходе - напряжение В, пропорциональное второму выражению из (1),при этом на выходе функциональногопреобразователя 7 также в соответствии с (1) формируется напряжение,пропорциональное Я =(1/Т) агсй 8(А/В),изменяющееся в пределах от (-Г/2 Т,)до (Ч 2 Т ). Второй компаратор 35,первый вход которого заземлен, оценивает знак напряжения В, при этом,если оно боль 1 пе или равно нулю, выходной сигнал компаратора 35, поступающий на третий дополнительный ключ36, удерживает его в закрытом состоянии, тем самым блокируя второй вход10 1480090 лен, к выходному напряжению функционального преобразователя 7 добавляется смещающее напряжение величиной(/2 ТО) со знаком, определяемым знаком напряжения А. Диапазон однозначного измерения сдвига частоты приэтом расширяется и составляет АГс Г /2, т.е. увеличивается в два раза по сравнению с прототипом. Формула изобретения Составитель А,Смирнов . Редактор А.Маковская Техред М,Ходанич Корректор Н, По видайчикЗаказ 2556/54 Тираж 885 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 дополнительного сумматора 8, К выходной шине 9 устройства при этомнепосредственно поступает сигнал отфункционального преобразователя 7,не получивший дополнительного смещения в сумматоре 8, при этом на выходе устройства формируется напряжение,пропорциональное первому слагаемомуправой части выражения (11). При фиксации компаратором 35 отрицательногознака напряжения В изменившийся выходной сигнал компаратора 35 открывает ключ 36 и на второй вход сумматора 8 поступает смещающее напряжение С шинь 1 37, величина которого пропорциональна в соответствии с вторымслагаемым правой части выражения (11)величине (Г/2 .То). Первый компаратор31, работающий аналогично компаратору 35, оценивает знак напряженияА. Если оно положительно, то выходной потенциал компаратора 31 удерживает первый дополнительный ключ 32 взакрытом состоянии, одновременно 25этот же сигнал, прошедший дополнительный инвертор 34, удерживает второй дополнительный ключ 33 в открытом состоянии, при этом от шины 37через ключи 33 и Зб на второй вход 3 Осумматора 8 поступает смещающее напряжение ( 1/2 Т ) со знаком плюс, и .выходное напряжение устройства увеличивается. При фиксации компаратором31 отрицательного знака напряжения Аключ 32 замыкается, а ключ 33 размыкается и смещающее напряжение от шины 37 поступает в сумматор 8, пройдявторой дополнительный инвертор 38,со знаком минус и складывается в сум- оматоре 8 с отрицательным в данныймомент напряжением функциональногопреобразователя 7. Таким образом,в том случае, когда знак В отрицатеЧастотный дискриминатор по авт, св, В 1359899, о т л и ч а ю щ и йс я тем, что, с целью расширения диапазона однозначного измерения сдвига частоты, в него введены первый компаратор, выход которого соединен с управляющим входом первого дополнительного ключа и через первый дополнительный инвертор - с управляющим входом дополнительного ключа, второй компаратор, выход которого соединен с управляющим входом третьего дополнительного ключа, шина сдвигающего напряжения, соединенная с входом второго дополнительного ключа, и через второй дополнительный инвертор - с входом первого дополнительного ключа, и дополнительный сумматор, первый вход которого соединен с выходом функционального преобразователя, второй вход - с выходом третьего дополнительного ключа, а выход - с выходной шиной дискриминатора,причем выходы первого и второго дополнительных ключей соединены с входом третьего дополнительного ключа, первые входы первого и второго компараторов соединены с общей, шиной, а их вторые входы - соответственно с первым и вторым выходами блока усреднения по посылкам.