Устройство для сопряжения источника и приемника информации

СООЭ СОВЕТСНИХаИВЛЮКжешнжРЕСПУБЛИК А 1 51)4 С 06 САНИЕ ИЗОБРЕТЕН СТВ У 21 Э.Р,Лео СССР1982.СССР1985. ьств 3/00 ство 13/О ДЛЯ СОПРЯЖЕКА ИНФОРМАЦИИе относится ТОЧк области ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИ(21) 4165012(24 (22) 19, 12,86 (46) 07.06,88. (72) В,П.Ремезо (53) 681.325(08 (56) Авторское 9 1104498, кл.Авторское св У 1309032, кл. (54) УСТРОЙСТВО НИКА И ПРИЕМНИ (57) Изобретени 0 40147 вычислительной техники и может быть использовано для обмена информацией между двумя разноскоростными устрой ствами. Целью изобретения является повышение быстродействия. Устройство содержит блок памяти, распредели твль импульсов, реверсивный счетчик счетчик записи, счетчик чтения, дешифратор заполнения, дешифратор нуля, два регистра, три группы элемен тов И, группу элементов ИЛИ, элемент И, одновибратор, три элемента задержки, 2 ил.Изобретение отцосится к вычислитеиьцой технике и может быть использовано лля обмена информацией междудвумя разноскоростными устройствами.Цель изобретения - повьпиецие быстродейс.твия устройства сопряженияпри чтении информации за счет предварительной подготовки считываемой информации, 1 ОНа фиг. 1 приведена структурнаясхема устройства для сопряжения источника и приемника информации, нафиг. 2 - функциональная схема распределителя импульсов. 15Устройство для сопряжения источника и приемника информации содержит(фиг, 1) одновибратор 1, распределитель 2 импульсов, первый 3 регистр,элемент И 4, счетчик 5 чтения, реверсивный счетчик 6, счетчик 7 записи,первый 8 элемент задержки, первую9 группу элементов И, дешифратор 10заполнения, дешифратор 11 нуля, вторую 12 груйпу элементов И, второй 2513 элемент задержки, группу 14 эле"ментов ИЛИ, третий 15 элемент задержки, блок 16 памяти, второй 17 регистр,третью 18 группу элементов И, вход19 чтения, вход 20 записи, информационный вход 21, информационный выход22,Распределитель импульсов содержитг,фиг. 2) триггеры 23 и 24, элементыИ-НЕ 25 и 26, элементы НЕ 27 и 28,одновибраторы 29-32, входы 33-36, выходы 37-41. Одновибраторы 29 и 30 работают по фронту импульса. Одновибраторы 1, 31 и 32 работают по спадуимпульса. 40Устройство работает следующим образом.В исходном состоянии счетчики 5-7 гэлементы памяти блока 16 памяти ирегистры 3 и 17 находятся в нулевом 45состоянии, на адресном входе блока16 памяти находится код, соответствующий нулю, на выходе дешифратора 11нуля находится запирающий потенциал,блокирующий вход распределителя 2 импульсов с выхода одновибратора 1, который осуществляет формирование импульса по спаду сигнала чтения, поступающего на вход 19 устройства. Навыходе дешифратора 10 заполнения на 55ходится отпирающий потенциал, а первый разрешающий вход распределителя2 импульсов по сигналам записи разблокирован. ГГри гггэстуггггг ггии гга вкгчг 21 ггарггглельцого кода ца вхол 20 гггготуггаетсопровождающий этгг гсол сигнал записи, по которому заиисывается этот код в регистр З,и 1 аспрелелитеггем 2 импульсов организуется цикл записи информации из регистра 3 в блок 1 б памяти. При этом по импульсу с четвертого выхода распределителя 2 импульсов в счетчик 7 записи и реверсивный счетчик б записывается по единице, Кроме того, импульс с четвертого выхода распределителя 2 импульсов проходит через элемент 13 задержки и разрешает запись кода из регистра 3 в блок 16 памяти по первому адресу.Код адреса, по которому происходит запись, подается ца адресный вход блока 16 памяти с выхода счетчика 7 записи через элементы И 12, открытые потенциалом с второго выхода распределителя 2 импульсов, и элементы ИЛИ 14, С выхода дешифратора 11 нуля снимается запирающий потенциал, и разблокируется второй разрешающий вход распределителя 2 импульсов по сигналам считывания, Кроме этого, по сигналу с выхода дешифратора 11 нуля распределителем 2 импульсов организуется цикл чтения информации из блока 16 памяти. При этом на третьем выходе распределителя 2 импульсов формируется импульс, по которому в счетчик 5 чтения прибавляется единица и вычитается единица в реверсивном счетчике 6. Импульс с третьего выхода распределителя 2 импульсов проходит через элемент 8 задержки и разрешает чтение кода из блока 16 памяти по адресу, который подается на адресный вход блока 16 памяти с выхода счетчика 5 чтения через элементы И 9, открытые потенциалом с первого выхода распределителя 2 импульсов, и элементы ИЛИ 14, По импульсу с выхода элемента 15 задержки информация с выхода блока 16 памяти записывается в регистр 17Время задержки импульса на элементе 15 задержки должно быть больше времени, необходимого для чтения информации из блока 16 памятиПри поступлении следующего кода на вход 21 и сигнала записи на вход 20 в реверсивный счетчик б и в счетчик 7 записи записывается еще по единице, и на адресном входе блока 16 памяти выставляется соответствующийадрес, по которому записывается кодс выхода регистра 3. Аналогичным образом происходит дальнейшее заполнение информацией блока 16 памяти,6но цикл чтения распределителем 2 импульсов до прихода сигнала чтения навход 19 больше не организуется.Если на вход 19 приходит сигналсчитывания до того, как произойдетзаполнение блока 16 памяти, счетчика7 и реверсивного счетчика 6 импульсами, управляющими записью, происходитчтение заранее подготовленной информации в регистре 17, При этом сигнал 1 Бчтения проходит на первый вход группы 18 элементов И через элемент И 4,открытый разрешающим потенциалом спятого выхода распределителя 2 импульсов, и тем самым разрешает прохождение кода с выхода регистра 17 через группу 18 элементов И на выходустройства,После окончания сигнала чтения навыходе одновибратора 1 по спаду входного сигнала появляется импульс, покоторому распределителем 2 импульсоворганизуется очередной цикл считыванияинформации из блока 16 памяти, при условии наличия разрешающего потенциала с выхода дешифратора 11 нуля, т.е.наличия в блоке 16 памяти информации,При этом на третьем выходе распределителя 2 импульсов формируется импульс, по которому в счетчик 5 чтения прибавляется единица и вычитаетсяединица в реверсивном счетчике 6, Импульс с третьего выхода распределителя2 импульсов проходит через элемент 8задержки и разрешает чтение кода из 40блока 16 памяти по адресу, которыйподается на адресный вход блока 16памяти.с выхода счетчика 5 чтениячерез элементы И 9, открытые потенциалом с первого выхода распределителя 2импульсов, и элементы ИЛИ 14. По импульсу с выхода элемента 15 задержкиинформация с выхода блока 16 памятизаписывается в регистр 17 и, такимобразом, подготавливается для считывания по очередному сигналу чтения.При поступлении следующего сигнала чтения на вход 19 устройствааналогично происходит чтение информации из регистра 17 через группу 18элементов И и затем осуществляетсяцикл чтения очередного кода из блока16 памяти и запись в регистр 17, т.е. подготовка информации к очередномучтению, При завершении считываниявсех записанных в блок 16 памяти кодов реверсивный счетчик 6 устанавливается в нулевое состояние, вследствие чего дешифратор 11 формирует сигнал, блокирующий распределитель 2 импульсов по сигналам чтения и запрещающий изменение состояния устройствапо сигналам чтения, приходящим навход 19. Одновременно сигнал с выхода дешифратора 11 может быть поданна приемник как сигнал запрета чтения (отсутствия информации для чтения),В случае, когда реверсивный счетчик 6 заполняется импульсами, поступившими с четвертого выхода распределителя 2 импульсов, что свидетельствует о заполнении всего объема памяти блока 16 памяти, дешифратор 10заполнения формирует сигнал, блокирующий распределитель 2 импульсов попервому входу и тем самым запрещающий дальнейшую запись информации,Первый сигнал, поступивший на вход19, производит считывание информациии снимает блокировку устройства повходу 20, тем самым разрешает дальнейшую запись информации в устройство. Сигнал с выхода дешифратора 10 может быть выдан источнику как сигналпереполнения буферной памяти и блокировки выдачи данных на вход 21.В случае, когда на входы 19 и 20поступают одновременно оба сигнала,распределителем 2 импульсов осуществляется разделение во времени циклов записи и считывания и тем самымустранение сбойной ситуации.При несовпадении во времени сигна-,лов записи и чтения распределитель2 импульсов работает следующим образом.В исходном состоянии триггеры 23 и24 находятся в нулевом состоянии.При записи информации в устройствона вход 36 поступает сигнал записи,а на вход 35 - сигнал с выхода дешифратора 10 заполнения, Триггер 24 устанавливается в единичное состояние.Так как триггер 23 находится в нулевом состоянии, а на входе 34, на который поступает сигнал с выхода дешифратора 11 нуля, находится нулевой уровень, то на выходе элементаИ-НЕ 25 находится высокий уровень.При этом на выходе 39 тоже устанав 140145ливается высокий уровень. По фронту этого уровня формирователем 30 формируется импульс, который поступает на выход 41 распределителя импуль 5 сов.По спаду этого импульса формирователем 32 формируется импульс, который сбрасывает триггер 24. При этом на выходе элемента И-НЕ 26 устанавливается высокий уровень а на выходе элемента НЕ 28 - низкий уровень. Сигнал на выходе 39 распределителя импульсов используется для разрешения прохождения кода адреса с выхода счетчика 7 записи на адресный вход блока 16 памяти, а сигнал на выходе 41 - для записи информации в блок 16 памяти и в качестве входных импульсов счетчика 7 записи и реверсивного 20 счетчика 6. После записи первого кода в блок 16 памяти на вход 34 распределителя импульсов с выхода дешифратора 11 нуля приходит высокий уровень, Так как триггер 24 находится в нуле вом состоянии, на выходе элемента И-НЕ 26 находится высокий уровень. При этом на выходе 38 распределителя импульсов устанавливается высокий уровень. По фронту этого уровня од- З 0 новибратором 29 формируется импульс, который поступает на выход 40 распределителя импульсов. По спаду этого импульса одновибратором 31 ,формируется импульс, который устанавливает триггер 23 в единичное состояние. При этом на выходе элемента И-НЕ 25 устанавливается высокий уровень, а на выходе элемента НЕ 27 - низкий уровень Сигнал на выходе 38 исполь зуется для разрешения прохождения кода адреса с выхода счетчика 5 чтения на адресный вход блока 16 памяти, а сигнал на выходе 40 - для чтения информации из блока 16 памяти и в ка б честве входных импульсов счетчика 5 чтения и реверсивного счетчика 6.При одновременном поступлении импульсов на выходы 33 и 36 распределитель импульсов осуществляет поочередное формирование импульсов на выходах 37, 38, 40 и 39, 41. При этом триггер 23 сбрасывается, а триггер 24 устанавливается в единичное состояниеСхема взаимной блокировки на элементах И-НЕ 25 и 26 управляет очередностью формирования импульсов на выходах 37, 38, 40 и 39, 41. Так, например, при срабатывании первым во 71времени элемента И-НЕ 25 на его выходе появляется низкий уровень, который блокирует элемент И-НЕ 26, на выходе которого появляется высокий уровень. При этом формируются импульсы на выходах 38 и 40, триггер 23 импульсом с выхода одновибратора 31 устанавливается в единичное состояниеНа выходе элемента И-НЕ 25 появляется высокий уровень и тем самым снимается блокировка с элемента И-НЕ 26, Так как триггер 24 находится в единичном состоянии, на выходе элемента И-НЕ 26 появляется низкийуровень и формируются импульсы на выходах 39 и 41, Импульсом с выхода одновибратора 32 сбрасывается триггер 24, на этом работа распределителя импульсов заканчивается до поступления очередных импульсов на входы 33 и 36.Таким образом, предлагаемое устройство обладает большим быстродействием при чтении информации из устройства за счет того, что считываемая информация готовится заранее и непосредственно в цикле чтения она считывается сразу из буферного регистра 17, Такой эффект достигается за счет введения одновибратора,.формирующего импульс по спаду входного сигнала, элемента задержки, регистра, группы элементов И и новых связей.Формула изобретенияУстройство для сопряжения источника и приемника информации, содержащее счетчик чтения, счетчик записи, реверсивный счетчик, дешифратор заполнения, дешифратор нуля, блок памяти, первый регистр, распределитель импульсов, две группы элементов И, группу элементов ИЛИ, элемент И, два элемента задержки, причем группа информационных входов первого регистра образует группу входов устройства для подключения к группе информационных выходов источника информации,первый тактовый вход распределителя импульсов соединен с входом записи. первого регистра и является входом устройства для подключения к выходу записи источника информации, при этом группа информационных выходов первого регистра соединена с группой информационных входов блока памяти, группа адресных входов которого соединена с выходами элементов ИЛИ группы, пер 1 1Ъ/ны 11 Вторь 1 е Бу ны ку оеьх Г Ое/нн н ны С НОТ ВЕТС ТВ РН НО С ВЬХ ОЛДЕН ЭЕМЕТО 1 И первой и второй групп, первые входы которых соедцнецы соответствен 5 но с группами выходов счетчика чтения и счетчика записи, вторые входы элементов И первой и второй групп соединены соответственно с первым и вторьем выходами распределителя импульсов, третий выход которого соединен с входом первого элемента задержки, .со счетным входом счетчика чтения и с входом вычитания реверсивного счетчика, группа выходов которого соединена с группами информационных входов дешифратора заполнения и дешифратора нуля, выходы которого соединены соответственно с первым и вторым разрешающими входами распределителя импульсов, четвертььй выход которого соединен с входом сложения реверсивного счетчика, со счетным входом счетчика записи и с входом второго элемента задержки,. выход которого 25 соединен с входом записи блока памяти, вход чтения которого соединен с выходом первого элемента задержки, о т - л и ч а ю щ е е с я тем, что, с це(пью пойм 1 е 11 л ЕстЕннгг 1 1 чн него ВеЗелень торо 1 рн 1 с 11, тес".тл Геуп - па эгемецтон 11, тре тй этесь 1 ент зале ржки, оцнонибратор, нри Ее и вход запус - ка овцовибратора соеие. н с нерньм входом элемента И и является входом устройства для подключения к выхолу чтения источника информации, выходы элементов И третьей группы образуют группу вьходов устройства для подключения к группе информационных входов приемника информации, при этом выход одцовибратора соединен с вторым тактовым входом распределителя импульсов, пятый вьеход которого соединен с вторьм входом элемента И, выход которого соединен с первыми входами элементов И третьей группы, вторые входы которых соедшены с группой информационных выходов третьего регистра, группа информационных вхо - дов которого соединена с группой информационных выходов блока памяти, выход первого элемента задержки соединен с входом третьего элемента задержки, выход которого соединен с входом записи треть его рег ис тра14014 71 Составитель С,ПестмалРедактор А.Мотыль Техред М.Ходанич Корректор Л,Пилипенко Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий