Устройство для цифровой обработки сигналов

(5)4 8 06 32 ЫИ КОМИТЕТ СССР ТЕНИЙ И ОТНРЫТИИ ОСУДАРСТВЕНО ДЕЛАМ ИЗОБРЕ ОПИСАНИЕ ИЗОБРЕТЕНИЯ ВТОРСКОМУ СИИ ЕЛЬСТВ П.Конторович,Мигалин Спиридонов Б,Г, обработки сиг - Зарубекная1983, В 1 (259). ельство СССР Р 15/332, 984, ЦИФРОВОЙ ОБРАБОТосится к вычислимет быть испольэо(21) 440876/24-24(56) Макаревич О.Б,Цифровые процессорыналов на основе БИСэлектронная техникаАвторское свидетВ 1136181, кл. 0 06(54) УСТРОЙСТВО ДЛЯКИ СИГНАЛОВ(57) Изобретение отнтелвной технике и мо 801397937 А 1 вано для преобразовании н цифровойобработки сигналов с высокой раэрешакицей способностью. Цель изобретенияповышение быстродействия, Поставленная цель достигается за счет того,что в состав устройства входят блоки1,2 формирования адреса, блок 3 синхронизации, вычислительный блок 4,аналого-цифровой преобразователь 5,блок 6 памяти операндов, блоки 7, 8,9 памяти результатов, информационныйвход 10 устройства, входзаданияшага дискретизации, информационные выходы 12, 13, 14 устройства,выход 15 окончания вычислений. 3 э.пф-лы, Э ил.Изобретение относится к вычислительной технике и может быть использовано для преобразования и цифровой обработки сигналов с высокой разрешающей способностью.5Цель изобретения - повышение быстродействия устройства.Сущность изобретения заключается в том, что для повышения скорости цифрового преобразования дискретных отсчетов входного сигнала при расчете параметров каждой. частотной составляющей многократно используются только "короткие" операции - сло жение и вычитание а длинная" операция - деление - выполняется только один раз для коррекции результатов вычислений. Алгоритм ныполнения такого преобразования определяется сле дующими соотношениями: Р(К,С)= (с ао,+,Е а созе 1+1ЕЬз,п ьС),1 фд 25 3ао,=,Х;1 щ,а, =Х,; Х,., ,а Ф =Х(;, 1,.-Х (3,. 1 н 1Б 1где К=О 1- порядковый номер 30 Н=--К - шаг дискретизации для К-й составляющей; 45Би = -. -- число полных периодов К-йк 3 Н составляющей,На фиг, 1 приведена структурная схема устройства, реализующего алгоритм ( 1); на фиг, 2 и 3 - структурные схемы соответственно первого и второго блоков формирования адреса; на фиг, 4 - структурная схема вычислительного блока; на фиг.5 - структурная схема блока синхронизации.Устройство (фиг. 1) содержит первый и второй блоки формирования адгармоники; М - число отсчетов входного сигнала "Объем выборки"; 35 ХХ,.,Х , - значения отсчетов сиг. нала;.Д о) =2 и --- круговая частота К-й ЗН+1 составляющей; 40 Р - частота дискретизации входа ного сигнала;реса 1 и 2, блок 3 синхронизации,вычислительный блок 4, аналого-цифровой преобразователь (АЦП) 5, блок6 памяти операндов и три блока 7-9памяти результатов, информационныйвход 10 устройства, вход 11 заданияшага дискретизации, три информационных выхода 12-)4 устройства и выход15 окончания вычислений устройства.Первый блок 1 вычисления адреса(фиг, 3) содержит узел 19 сравнения,счетчик 20 адреса и элемент ИЛИ 21.Вычислительный блок 4 (фиг. 4)содержит накапливающий сумматор 22,два накапливающих сумматора-вычитателя 23 и 24, счетчик (периодов) 25,четыре (буферных) регистра 26-29 итри делителя 30-32.Блок 3 синхронизации (фиг. 5) содержит генератор 33 тактовых импульсов, счетчик (суммирующий) 34 и дешифратор 35.Устройство работает следующим образом,В состоянии "Останов" (низкийуровень сигнала на выходе 15 устройства, связанном с выходом элементаИЛИ 18) в блок 6 памяти операндов свыхода А 151 5 загружается выборка изЛ дискретных отсчетов входного сигиала, поступающего на информационныйвход 10 устройства. При этом накапливающие сумматоры 17 и 22, сумматоры-вычитатели 23 и 24 и счетчики -вычитающий 16, адреса 20 и суммирующий 34 - находятся в сброшенном состоянииПроцесс нычисления начинается сзанесения н вычитающий счетчик 16начального значения шага дискретизаГИ 1ции Н=-по внешнему сигналу, поступающему на вход 11 устройства,При этом на выходе элемента ИЛИ 18появляется высокий уровень сигнала,который фиксирует переход устройства в состояние "Работа" и разрешаетработу генератора 33 тактовых импульсов и счетчика 20 адреса.По первому импульсу ТИ с выходагенератора 33 тактовых импульсов изблока 6 памяти операндов по адресуАп=Ф сформированному в накапливающемсумматоре 17, считындется значениез139793отсчета Х и складывается с нулевымсодержимым накапливающих сумматора22 и сумматора-вычитателя 23, так какимпульс ТИ поступает на суммирующий5вход последнего с первого выхода дешифратора 35.По срезу импульса ТИ в накапливающем сумматоре 17 формируется адресследующего отсчета А,=АО+Н, а в суммирующем счетчике 34 - адрес второговыхода дешифратора 35.По второму импульсу ТИ происходитприращение содержимого накапливающихсумматора 22 и сумматора-вычитателя 1524 на величину Хн, адрес следующегоотсчета на выходе накапливающего сумматора 17 становится равным 2 Н, а содержимое суммирующего счетчика 34трем. 20По третьему импульсу ТИ значениеотсчета Х нскладывается с накопленнойсуммой в накапливающем сумматоре 22,а в накапливающем сумматоре-вычитателе 23 формируется разность Х -Х , 25так как импульс ТИ поступает на вычитающий вход последнего с третьеговыхода дешифратора 35,1По четвертому импульсу ТИ происходит приращение содержимого накапливающего сумматора 22 на величину Х 1,Зюгаа в накапливающем сумматоре-вычитателе 24 формируется разность Х-Х ,При этом импульс ТИ с четвертого выхода дешифратора 35 запрещает приращение адреса в накапливающем сумматоре 17, по его фронту происходит приращение счетчика 25 периодов, а по срезу - загрузка данных с выходов накапливающих сумматора 22, сумматоров-вычитателей 23 и 24 и счетчика 25 периодов в буферные регистры 26-29 соответственно,Далее цикл работы устройства повторяется, пока значение адреса на 45выходе накапливающего сумматора 17не окажется больше, либо равным И.Тогда по сигналу с выхода элементаИЛИ 21, вход которого связан с выходом узла 19 сравнения, значения величин с выходов делителей 30-32 заносятся в ячейки блоков 7-9 памятирезультатов по адресу, сформированному в счетчике 20 адреса, и производится сброс сумматоров 17, 22-24 исуммирующего счетчика 34 и счетчика 25периодов. После этого на выходе узла 19сравнения восстанавливается прежнийуровень сигнала, по срезу которого производится вычитание единицы иэсчетчика 16, хранящего текущее значение шага дискретизации с входа 11,приращение счетчика 20 адреса и загрузка содержимого буферных регистров 26-29 в делители 30-32, На этомпервая иэ Н итераций завершается.Каждая следующая итерация выполняет 1ся аналогично рассмотренной,Во время выполнения каждой д-йитерации на делителях 30-32 формируются значения соответственно постоянной, синусной и косинусной составляющих (-1)-й,гармоники как частное от деления кодов чисел с выходовбуферных регистров 26-29 на код числа периодов с выхода буферного регистра 29, занесенных в делители вконце предыдущей итерации.После загрузки указанных значенийв соответствующие ячейки блоков 7-9памяти результатов они могут бытьсчитаны оттуда соответственно на выходы 12-14 устройства.Когда текущее значение шага дискретизации Н становится равным нулю,низкий уровень сигнала, поступающегос выхода элемента ИЛИ 18 на выход 15устройства, фиксирует переход устройства в состояние Останов" и запрещает работу генератора 33 тактовыхимпульсов.Формула изобретения1, Устройство для цифровой обра" ботки сигналов, содержащее блок памяти операндов, три блока памяти результатов, вычислительный блок, первый и второй блоки формирования адреса, блок синхронизации, первый выход первого блока формирования адреса подключен к входу запуска блока синхронизации и установочному входу второго блока формирования адреса, перт вый и второй выходы .которого подключены соответственно к входам чтения- записи и адресным входам первого и второго блоков памяти результатов, выходы которых являются соответственно первым и вторым информационными выходами устройства, информационным входом которого является информационный вход аналого-цифрового преобразователя, выход которого подключен к информационному входу блока памяти операндов, выход которого подключен к информационному вхопч вычис 5 13979 лительного блока, выходом окончания вычислений устройства является первый выход первого блока формирования адреса, второй выход которого подключен к адресному входу блока памяти операндов, отличающееся тем, что, с целью повышения быстродействия, первый и второй выходы второго блока формирования адреса подключены 10 соответственно к вхоЬУ чтения-записи и адресному входу третьего блока памяти результатов, выход которого является третьим информационным выходом устройства, входом задания шага дис кретизации которого является информационный вход первого блока формирования адреса, второй выход которого подключен к информационному входу второго блока формирования адреса, 20 первый выход блока синхронизации подключен к первому тактовому входу вычислительного блока и входу синхронизации первого блока формирования адреса, второй, третий и четвертый 25 выходы блока синхронизации подключены соответственно к второму, третьему и четвертому тактовым входам вычислительного блока, пятый выход блока синхронизации подключен к пятому так- ЗО товому входу вычислительного блока и входу разрешения приема первого блока формирования адреса, установочный вход которого соединен с входом останова блока синхронизации, шестым тактовым входом вычислительного блока и подключен к первому выходу второго блока формирования адреса, шестой выход блока синхронизации подключен к входу чтения-записи блока па мяти операндов, первый, второй и третий информационные выходы вычислительного блока подключены к информационным входам соответственно первого, второго и третьего блоков памяти ре эультатов.2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что вычислительный блок содержит накапливающий сумматор, два накапливающих сумматора-вычитателя, счетчик, четыре регистра и три делителя, выходы накапливающего сумматора, первого и второго накапливающих сумматоров-вычитателей подключены к информационным входам соответственно первого, второго и третьего регистров, выходы которых подключены к первым входам соответственно первого, второго и третьего 37 6делителей, вторые входы которых подключены к выходу четвертого регистра, информационный вход которого подключен к информационному выходу счетчика, информационные входы накапливающего сумматора, первого и второгонакапливающих сумматоров-вычитателейсоединены между собой и являются информационным входом блока, вход синхронизации накапливающего сумматора,входы синхронизации суммы и разностипервого накапливающего сумматора-вычитателя и вход синхронизации суммывторого накапливающего сумматора-вычитателя являются соответственно первым.вторым, третьим и четвертым тактовымивходами блока, пятым тактовым входомкоторого являются соединенные междусобой вход синхронизации разностивторого накапливающего сумматора-вычитателя, счетный вход счетчика итактовые входы первого, второго, третьего и четвертого регистров, входысинхронизации первого, второго и третьего делителей соединены с установочными входами счетчика, накапливающего сумматора, первого, второго накапливающих сумматоров-вычитателей иявляются шестым тактовым входом блока, первым, вторым и третьим информационными выходами которого являютсявыходы соответственно первого, второго и третьего делителей,3. Устройство по и. 1, о т и ич а ю щ е е с я тем, что первый блокформирования адреса содержит вычитающий счетчик, элемент ИЛИ и накапливающий сумматор, информационный входкоторого поразрядно соединен с соответствующими входами элемента ИЛИ иподключен к информационному выходусчетчика, установочный вход которогоявляется информационным входом блока,входами синхронизации и разрешенияприема которого являются соответственно вход синхронизации и вход разрешения приема накапливающего сумматора, установочный вход которого соединен со счетным входом вычитающегосчетчика и является установочным входом блока, первым и вторым выходамикоторого являются выходы соответственно элемента ИЛИ накапливающего сумматора.4, Устройство по п. 1, о т л ич а ю щ е е с я тем, что второй блокформирования адреса содержит элементИЛИ, счетчик адреса и уэел сравнения, 1 13979выход которого подключен к первомувходу элемента ИЛИ и счетному входусчетчика адреса, установочный входкоторого соединен с вторым входом эле 5мента ИЛИ и является установочнымвходом блока, информационным входом 37 8которого является первый вход узла сравнения, второй вход которого является входом задания константы блока, первым и вторым выходами которого яв" ляются соответственно выход элемента ИПИ и информационный выход счетчика.1397937 Составитель А. БарановРедактор Е.Папп Техред Л.Сердюкова Кор О. Кравцо акаэ 2601/ Подписно аа 704 дственно-полигра 1 нческое предприятие, г, Ужгород ул. Про ктная,Прои ВНИИПИ Государст по делам изобр1 13035 Москва, Ж-З нного комитета СССРений и открытийРаушская наб., д, 4/