Устройство для ввода аналоговой информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 6 Р 3/О АНИЕ ИЭОБРЕТЕНИ ЕТЕЛЬСТ К АВТОРСКОМ кибернет че ачев С.П тво СССР(57) Изобтике и вьжет бытьтоматизацрации илиформацииние быстр ВВОДА АНАЛОГОВО етен испол ии ис ввод Цель д ВАМ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(7) Институт технки АН БССР(56) Авторское свидВ 824180, кл. С 06Авторское свиде9 1164548, кл. С 0 е относится к автомаельной технике и мозовано в системах авследований для региств ЭВМ аналоговой инизобретения - повышевия устройства за ЯюмсайюЯВ НОЯМ ЯО 137784 счет уменьшения времени управления трактом коммутации. Устройство содержит блок 1 оперативной памяти, мультиплексор 2, аналого-цифровой преобразователь 3, формирователь 4 импульсов опроса каналов, блок 5 постоянной памяти, регистр 6, формировательадреса канала, блок формирования 8 заявок на опрос каналов, формирователь 9 управляющих сигналов, Значение аналогового сигнала по соответствующему каналу заносится в блок 1 оперативной памяти при генерации заявки на обслуживание. Формирователь 9 управляющих сигналов оценивает загруженность устройства заявками и ставит запрос на обслуживание нри наличии заявки. Адрес наиболее приоритетного для обслуживания канала вырабатывает формирователь 7. Выбор канала производится по комбинационному принципу. 3 з.п. ф-лы, 5 нл.Изобретение относится к автоматике и вычислительной технике и можетбыть использовано в системах автоматизации исследований как для регист 5рации, так и для непосредственноговвода аналоговой информации в ЭВМ,Целью изобретения является повышение быстродействия устройства засчет снижения затрат времени на управление трактом коммутации, преобразования и регистрации отсчетов.На фиг. показана функциональнаясхема предложенного устройства; нафиг.2 - конструкция Формирователя 15управляющих сигналов; на фиг,3 - тоже, формирователя адреса канала; нафиг.4 - то же, логического узла; нафиг.5 - узла приоритетной блокировки, 20На фиг-4 обозначены: блок 1 оперативной памяти, мультиплексор 2,аналого-цифровой преобразователь 3,Формирователь 4 импульсов опроса каналов, блок 5 постоянной памяти, регистр 6, формирователь 7 адреса канала, блок 8 Формирования заявок наопрос каналов, формирователь 9 управляющих сигналов; ключи 10, иерархический узел многоразрядных сумматоров 1, компаратор 12, регистр 13;элементы И-НЕ 14, логические узлы15, узел 16 приоритетной блокировки;элементы ИЛИ 17,19 и элементы ИЛИ-НЕ8, 20,Устройство работает следующим образом.При необходимости начать преобразование и регистрацию отсчетов сигнала по какому-либо каналу с номером 40х Е, п 1 на шинах Гяр предварительно устанавливается инверсный кодчастоты дискретизации по данному каналу, а затем подается сигнал Е =1(8 Е С )запроса на обслуживание.Код частоты К поступает в блок 8заявок на отсчеты, где устанавливаетсоответствующий коэффициент делениячастоты задающего генератора в дели+теле по данномуканалу. Запрос 8 иаек 50код частоты й поступают в формирователь, где проверяется условие2 Г з-55 где С - временные затраты на форми-. рование одного отсчета. Если неравенство выполняется, что говорит о соответствии предполагаемо-, го суммарного потока отсчетов повсем каналам пропускной способностиустройства, то вырабатывается сигналК = 1(Е,С) разрешения регистрацииотсчетов по каналу 1. Если подключение нового канала вызовет нарушениеусловия (1), то этот канал на обслу"живание не ставится и его я = О,Формирователь 9 построен по комбинационной схеме, поэтому анализ условия (1) производится практически беззадержек,Заявки на отсчеты, вырабатываемые на выходе Е блока 8, непосредственно поступают в блок 1 оперативной памяти, который запоминает выборки сигнала 0. Одновременно каждая заявка поступает в регистр 6,запоминается и на выходе Е формируется разрешающий потенциал. Время хранения каждой заявки в буфере не превышает периода ее поступления, чтопредотвращает их потерю, т.е, пропуски в опросах каналов. Для обеспечения такой бесперебойной работыочередность регистраций отсчетов поканалам, т.е, очередность обслуживания заявок из регистра 6, определяетФормирователь 7 адреса канала, гдереализуется динамически изменяемаяприоритетная дисциплина обслуживанияканалов. В каждый текущий моментприоритеты каналам назначаются впорядке убывания их частот дискретизации и при равенстве частот - в порядке возрастания номеров каналов.Формирователь 7 построен по комбинационной схеме, поэтому выбор наиболее приоритетного канала производится практически без задержек. На выходах формирователя 7 формируется позиционный двоичный код наиболее приоритетного в данный момент канала, по которому имеется заявка на отсчет и который поставлен на обслуживание. Этот код поступает в мультиплексор 2, где срабатывает соответствующий ключ и подключает АЦП к соответствующему выходу блока 1, Значение сигнала преобразуется в цифровой код, который поступает в формирователь 4, где к нему добавляется код адреса канала. Сформированный таким образом код отсчета регистрируется в блоке 5 памяти.Позиционный код адреса канала поступает в регистр 6, где через заУстройство для ввода аналоговой информации, содержащее мультиплексор, аналого-цифровой преобразователь, формирователь импульсов опроса каналов, блок формирования заявок на опрос каналов, регистр, выход мультиплексора соединен с входом аналого-цифрового преобразователя, выходы которого соединены с информационными входами формирователя импульсов опроса, выходы которого являются информационными выходами устройства, выходы блока формирования заявок на опрос каналов соединены с входами установки регистра, о т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия эа счет уменьшения времени управления трактом коммутации, устройство содержит блок оперативной памяти, формирователь адреса канала и формирователь управляющих сигналов, выходы которого соединены с входами первой группы формирователя адреса канала, выходы которого соединены с адресными входами мультиплексора, адресными входами формирователя импульсов опроса каналов и входами сброса регистра, выходы которого соединены с входами второй группы формирователя адреса канала, входы третьей группы которого объединены с входами первой группы формирователя управляющих сигналов, входами блока Формирования заявок на опрос каналов и являются входами синхронизации устройства, входы второй группы формирователя управляющих сигналов являются управляющими входами устройства, выходы блока формирования заявок на опрос каналов соединены с адресньаюи входами блока оперативной памяти, входы которого являются информационными входами устройства, а выходы соединены с информационными входами мультиплексора.2. Устройство по п.1, о т л и - ч а ю щ е е с я .тем, что формирователь управляющих сигналов содержит ключи, узел многоразрядных сумматоров, компаратор и регистр, выходы которого являются выходами формирова" теля, информационные входы ключей 25 3 13778484 держку с величинойсбрасывает со- привязана к моменту генерации заявответствующую заявку. ки на отсчет и не зависит от числаРеализация формирователя 9 управляющих сигналов показана на фиг.2.Коды частоты дискретизации сигналовф о р м у л а и э о б р е т е н и я клапанируются сигналами запросов(Е = 1,п). При наличии запросовэти коды суммируются по параллельнопоследовательному принципу так, чтона выходе последнего сумматора 11формируется код требуемого количества отсчетов, который сравнивается сконстантой, пропорциональной с . Если требуемое количество отсчетов 5меньше, то на выходе компаратора12 вырабатывается сигнал записи запросов в регистр 13, на выходе которого формируются сигналы разрешенийна обслуживание, 20Формирователь 7 адреса канала(фиг.3) построен на базе однотипного логического узла (фиг.4). Логические узлы 15 сгруппированы в и цепочек по ш штук, где ш - количестворазрядов кода частоты дискретизации.Активизация каждой цепочки выполняется при наличии заявки на отсчет иразрешения на обслуживание данногоканала. Это совпадение проверяется 30элементами И-НЕ 4. На каждую цепочку подается инверсный код частотыдискретизации так, что старший разряд соединен с первым узлом 15, амладший - с последним. Логическиеузел 15 поразрядно объединены по35всем каналам соответственно, элементИЛИ 17 (фиг.4) должен допускать объединение по выходу. При такой структуре происходит поразрядное сравнениеинверсных кодов частоты дискретизации и иэ них выбирается наименьший,в результате чего на выходах соответствующих цепочек логических узлов15 устанавливается уровень "0". Еслинесколько каналов имеют одинаковуюнаибольшую частоту дискретизации, тоиз них в текущий момент для обслуживания выбирается тот, у которого наименьший номер, Для этого предназначен узел 1 б приоритетной блокировки50(Фиг.5).Таким образом, применение комбинационных схем для определения наиболее приоритетного для обслуживания канала позволяет избежать циклического опроса каналов, что повы,шает быстродействие устройства. Временная метка каждого отсчета жестко1377848 нслаюпФ1Ь 3 л Фце являются входами первой группы формирователя, выходы ключей соединены с входами узламногоразрядных сумматоров, выходы которого соединены с входами компаратора, выход которого соединен с управляющим входом регистра, управляющие входы соответствующих ключей объединены с соответствующими информационными входами регист О ра и являются входами второй группы формирователя,3. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что формирователь адреса канала содержит узел 15 приоритетной блокировки, матрицу логических узлов и элементы И-НЕ, первые и вторые входы которых являются соответственно входами первой и второй групп формирователя, выход эле ментов И-НЕ соединен с первыми. входами соответствующего первого логического узла строки матрицы, первый выход каждого логического узла каждой строки матрицы соединен с первым вхо дом логического узла соответствующей строки матрицы, первые выходы последних логических элементов каждой строки матрицы соединены с соответствующими входами узла приоритетной блокировки, выходы которого являются выходами формирователя, вторые выходы логических узлов каждого столбца матрицы объединены между собой, вторые входы логических узлов матрицы являются входами третьей группы формирователя.4. Устройство по п,З, о т л и - ч а ю щ е е с я тем, что каждый логический узел строки матрицы содержит два элемента ИЛИ-НЕ и два элемента ИЛИ, выходы которых являются соответственно первым и вторым выходами узла, первые входы элементов ИЛИ и первого элемента ИЛИ-НЕ объединены и являются первым входом узла, второй вход первого элемента ИЛИ-НЕ объединен с вторым входом второго элемента ИЛИ н является вторым входом узла, выход первого элемента ИЛИНЕ и выход второго элемента ИЛИ соединены соответственно с первым и вторым входами второго элемента ИЛИ-НЕ, выход которого соединен с вторым входом первого элемента ИЛИ.1377848 Фиг Х оставитель В,Ф ехред М.Дндык рахман р р М.Кепем ррект тяга Заказ 874/45 Тираж 704 П Государственного комитета ССС елам изобретений и открытийМосква, Ж, Раушская наб.,писн по 11303