Устройство для резервирования и восстановления микропроцессорной системы

(19) (11) 5 6 51) 4 С ЕНИЯ ТоСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗ ВТОРСКОМУ СВИДЕТЕЛЬС(71) Харьковское научно-производственное объединение по системам автоматизированного управления(56) Авторское свидетельство СССРУ 982187, кл. С 06 Р 11/18, 1981.Авторское свидетельство СССРУ 1156077, кл, С 06 Г 11/ 18,Н 05 К 10/00, 1983,(54) УСТРОЙСТВО ДЛЯ РЕЗЕРВИРОВАНИЯИ ВОССТАНОВЛЕНИЯ МИКРОПРОЦЕССОРНОЙСИСТЕМЫ(57) Изобретение относится к областиавтоматики и вычислительной техники,может быть использовано для построения высоконадежных микропроцессорныхсистем. Устройство предназначено дляиспользования в резервируемых трехканальных микропроцессорных системахдля реализации мажоритарной обработки адресных сигналов и организацииработы системы в дуплексном режимепри сбое в одном канале, что обеспечивает более широкую по сравнениюс прототипом область применения устройства и позволяет повысить достоверность информации за счет возможности устройства в дуплексном режимеУказанные преимущества обеспечиваются за счет введения в каждый каналтриггеров и соответствующих связей,позволяющих фиксировать наличие сбояв каждом из каналов и отключать неисправный канал, введения дополнителных блоков сравнения в каждый канал,позволяющих выявить наличие повторного сбоя, т.е. возникшего при работев дуплексном режиме,. а также введениядешифраторов и счетчика, позволяющихосуществлять восстановление микропроцессорной системы по команде безус-. овного перехода. 2 ил1 13742Изобретение относится к автоматикеи вычислительной технике И может бытьиспользовано для построения высоконадежных микропроцессорных систем.Целью изобретения является повышс 5ние достоверности информации и расширение области применения устройстваза .счет возможности работы в дуплексном режиме.10На фиг. 1 изображена функциональная схема предлагаемого устройства,отражающая его структуру и сопряжение с резервируемыми микропроцессора-.ми; на фиг, 2 - функциональная схемапервого дешифратора.Устройство (фиг. 1) содержит первый 1.1, второй 1.2 и третий 1,3 каналы, имеющие идентичную структуруи соргащиес с ер 21, вторым 2,2 и третьим 2,3 микропроцессорами резервируемой микропроцессорнойсистемы, блок 3 мажоритарных элементов, счетчик 4, первый триггер 5,первый дешифратор 6, второй дешифратор 7, мажоритарный элемент 8, элемент И-НЕ 9, элемент И 10, первый11 и второй 12 элементы. ИЛИ, первый13 и второй 14 элементы задержки,каждый канал 1(д = 1,2,3)включает Зв себя триггер 15, первый 16 и второй.17 блоки сравнения, элемент И 18,мультиплексор 19, группы адресных шин20.1-20;3 первого 2.1, второго 2,2и третьего 2.3 микропроцессоров системы, образующие соответственно первый, второй и третий информационныевходы устройства, входы 21-23 устройства, выходы 24,х,1 каналов, выход27 устройства, выход 28 мажоритарного элемента 8.Функциональное назначение элементов и узлов устройства следующее.Каналы 1. 1-1. 3 (фиг. 1) имеютидентичную структуру и предназначеныдля управления формированием адресаобращения мажоритарно-резервированной микропроцессорной системы,содер-,жащей микропроцессоры 2,1-2.3, к памяти (внешним устройствам) через выходы 25 устройства. На фиг, 1 показаны только те входы и выходы микропроцессоров 2 которые необходимы дляпонимания сущности изобретения,Выход 27 устройства подключаетсяпо входу сброса (ГРЕБЕТ) микропроцес. соров 2,. При подаче сигнала на входКЕБЕТ счетчик адреса микропроцессора указанного типа устанавливается в 35 2нулевое состояние и далее микропроцессор продолжает функционирование, начиная с выборки команды, расположенной по нулевому адресу памяти, Кроме того, выходы 23. синхронизации (БУИС) микропроцессоров 2., на которых формируется сигнал начала каждого машинного цикла микропроцессора, образуют вход 23 синхронизации устройства.Блок 3 мажоритарных элементов предназначен для мажоритарной обработки кодов адреса, поступающих с адресных выходов микропроцессоров 2Счетчик 4 предназначен для подсчета числа машинных циклов выполнения команды безусловного перехода 1 ИР,Триггер 5 предназначен для фиксации факта выборки команды 1 ИР, определяемого дешифратором 6, Дешифратор 6 срабатывает при наличии кода операции команды 1 МР на выходе 22 устройства, а также признаков выборки кода команды, поступающих с входа 21 устройства, и разрешающего сигнала с выхода элемента И-НЕ 9, Дешифратор 7 предназначен для фиксации момента окончания выполнения команды 1 МР микропроцессорами в микропроцессорной системе и формирования сигнала установки в "0" триггера 5. Элемент 8 предназначен для мажоритарной обработки сигнала синхронизации (БУНС), являющегося признаком начала нового машииного цикла микропроцессора. Элемент И-НЕ 9 предназначен для формирования признака сбоя адреса в одном из микропроцессоров резервируемой микропроцессорной системы. Элемент И 10 предназначен для управления подачей счетных импульсов на вход "+1" счетчика 4 при выполнении команды 1 МР по сигналам начала машинного цикла БУМС, поступающим с выхода элемента 8. Элемент ИЛИ 11 предназначен для формирования сигнала - признака сбоя адреса в одном из двух работающих в дуплексном режиме микропроцессоров.По этому сигналу осуществляется сброс и рестарт микропроцессоров 2.1. Элемент ИЛИ 12 предназначен для формирования сигнала окончания работы устройства в дуплексном режиме. Элемент 13 задержки предназначен для задержки сигнала окончания дуплексного режима на время сброса и рестарта микропроцессоров 2 Элемент 14 задержки предназначен для задержки235 15 25 30 50 3 1374 сигнала сброса счетчика 4 и триггера 5 на время установки в нулевое состояние триггера 15 сигналом,поступающим с выхода дешифратора 7 через элемент ИЛИ 12, Триггер 15 кана 5 ла 1. предназначен для фиксации факта несовпадения кодов адреса с выхода микропроцессора 2.д и блока 3 мажоритарных элементов. Блок 16 сравнения -го канала предназначен дляформирования сигнала несовпадениякодов адреса с выхода микропроцессора 2,д и блока 3 мажоритарных элементов, причем сравнение кодов адреса происходит при наличии сигнала начала машинного цикла с выхода элемента 8 Блок 17 сравнения -го канала предназначен для сравнения кодов адреса с выхода микропроцессоров соседних 3-го и 1-го каналов (1 Ф ,-ь , 1 Ф 1) при работе устройства в дуплексном режиме в случае отказа адресного выхода микропроцессора 2 Сравнение указанных кодов происходит при единичном состоянии триггера 15и наличии разрешающего сигнала с выхода элемента 8. Сигнал несовпадения кодов поступает с первого выкода блока 17 на вход элемента И 18, а сигнал совпадения - с второго выходаблока 17 на управляющий вход мультиплексора 19. Мультиплексор 19 предназначен для управления передачей кода адреса в случае работы устройства в дуплексном режиме, Группа входов 21 устройства предназначена для подачи на входы мажоритарного элемента 29 (фиг. 2) блока 6 сигналов-признаков выборки кода команды, которые40 вырабатываются в каждом канале системным контроллером, подключаемым к микропроцессору известным образом,Группа входов 22 может являться выходом блока мажоритарных элементов, обрабатывающих код данных в трех соответствующих каналах микропроцессорной системы, Таким образом, на входы данных микропроцессоров 2,1-2.3 и дешифратора 6 поступает один и тот же код данных.Конструкция устройства позволяет реализовать следующие режимы резервирования и восстановления: нормальное функционирование при отсутствии сбоев адресов, формируемык микропроцессора. 55 ми; работа в дуплексном режиме и игнорированием адреса, формируемого микропроцессором с отказавшим регистром адреса команд, с последующим возвратом к режиму нормального функционирования после выполнения командыбезусловного перехода 1 МР системой;работа в дуплексном режиме с последующим сбросом и рестартом системыпри возникновении сбоя адреса в одномиз работающих в дуплексном режимемикропроцессоров до выполнения очередной команды 1 МР.Устройство работает следующим образом.В исходном состоянии все элементыпамяти устройства находятся в нулевомсостоянии (цепи начальной установкине показаны). Устройство начинаетфункционировать с включением микропроцессорной системы. При этом кодадреса с выхода микропроцессора 2.(д = 1,3) поступает на один из входовблока 16 канала 1 а также на соответствующий вход блока 3 мажоритарных элементов. С выхода блока 3 мажоритированное значение кода адреса поступает на второй вход блока 16,В начале каждого машинного цикла,когда формируется адрес микропроцессорами 2. по сигналу БУКС, с выходаэлемента 8 разрешается сравнениеадресов в блоке 16 каналов 1.1-1.3.Сигналами с нулевых выходов 26.126.3 триггеров 15 каналов 1.1-1.3мультиплексоры настраиваются на передачу на выходы 25.1-25,3 адреса свходов 20,1-20,3На выходе элементаИ-НЕ 9 присутствует нулевой сигнал,поэтому дешифратор 6 закрыт для реакции на команду 1 МР.Таким образом, устройство функционирует до момента сбоя адреса в одном из каналов. Допустим, что произошел сбой адреса в первом микропроцессоре 2,1 Поэтому блок 16 канала 1,1срабатывает и его выходным сигналомтриггер 15 канала 1.1 устанавливается в единичное состояние, переводятем самым систему в дуплексный режим. В этом случае адресная цепь микропроцессора 2.1 отключается до момента его программного восстановления по команде 1 МР либо до моментасброса и рестарта, поскольку этотмикропроцессор формирует неверныйкод адреса команды,После рассмотренного момента установки триггера 15 устройство переходит к второму режиму работы. Приэтом сигналом с единичного выхода13742 5триггера 15 открывается блок 17 длясравнения кодов адресов с выходовсоседних микропроцессоров 2.2 и 2,3,При совпадении этих кодов блок 17своим выходным сигналом открываетблок 19, и код адреса с выхода микропроцессора 2.3 через блок 19 поступает на выход 25.1 устройства,Одновременно при установке триггера 15в единичное состояние по сигналу свыхода 26,1 срабатывает элемент И-НЕ9, открывающий дешифратор 6.Таким, образом, устройство работает до момента выборки команды перехода 1 МР либо до возникновения сбоя в15адресе одного из микропроцессоров2,2 или 2.3Допустим, что сбоя адреса микропра.цессоров 2.2 или 2.3 до выборки команды 1 МР не происходит. Тогда привыборке с входов 22 кода команды 1 МРи .наличии сигнала-признака выборкикоманды с вадов 21 срабатывает блок6 (фиг. 2) и триггер 5 устанавливается в единичное состояние, снимаяблокировку с первого входа элемента И 10,Команда 1 МР выполняется за три машинных цикла. По ее первому циклупроисходит установка триггера 5 .в30единичное состояние, но элемент И 10не срабатывает. При выполнении еевторого и третьего циклов элемент И.10 по сигналу БУМС с выхода элемента8 срабатывает, и содержимое счетчика 354 увеличивается на единицу,Во время выполнения третьего машинного цикла команды 1 МР срабатывает дешифратор 7, выходной сигнал которого, задержанный элементом 14 домомента срабатывания цепи: элементИЛИ 12 - триггер 15, устанавливает, триггер 5 и счетчик 4 в нулевое состояние. Этот же сигнал устанавливаеттриггер 15 в нулевое состояние, После 5этого устройство продолжает функционировать в нормальном режиме аналогично описанному.В противном случае, если при работе в дуплексном режиме происходит 50сбой адреса микропроцессора 2.2 или.2.3, то блок 17 канала 1.1 срабатывает по первому выходу и открывает элемент И 18, При этом сигнал с выхода24.1 канала 1.1 через элемент ИЛИ 11 55поступает на входы сброса (КЕБЕТ) микропроцессоров 2.1-2.3, а также входыК 1 триггера 5 и счетчика 4, Па этому сигналу микропроцессоры производят ре. старт с нулевого адреса, а канал 1,1 возвращается в исходное состояние сигналом по цепи: выход 27 - элемент 13 - элемент ИЛИ 12 - К-вход триггера 15, и устройство продолжает функционировать аналогична описанному.формула изобретенияУстройство для резервирования и восстановления микропроцессорной системы, содержащее три канала, блок мажоритарных элементов, причем каждый из каналов содержит первый блок сравнения и элемент И, а первый и второй информационные входы первого блока сравнения являются одноименными информационными входами канала, первый, второй и третий информационные входы устройства соединены соответственно с первыми информационными входами первого, второго и третьего каналов, первый, второй и третий информационные входы устройства соединены с одноименными входами блока мажоритарных элементов, выход которого соединен с вторыми информационными входами первого, второго и третьего каналов, отличающееся тем, чта, с целью повышения достоверности информации и расширения области применения путем обеспечения возможности работы устройства в дуплексном режиме, в него введены счетчик, триггер, первый и второй дешифраторы,мажоритарный элемент, элемент И-НЕ, элемент И, первый и второй элементы ИЛИ, первый и второй элементы задержки, а в каждый канал введены триггер, второй блок сравнения и мультиплексор, причем в каждом канале вход сброса триггера соединен с входом начальной установки канала, входы разрешения сравнения первого и второго блоков сравнения соединены с входом синхронизации канала, выход признака несовпадения первого блока сравнения соединен с входом установки триггеРа, прямой выход которого соединен с входом запуска второго блока сравнения и первым входом элемента И, выход которого является выходом перезапуска канала, инверсный выход триггера соединен с первым управляющим входом мультиплексора и является выходом признака одного отказа канала, первый информационный вход второго блокасравнения является третьим информационным входом канала, выходы несовпа-дения и совпадения второго блока сравнения соединены с первым входом элемента И и вторым управляющим вхо 5 дом мультиплексора соответственно, . четвертый информационный вход канала соединен с вторым информационным входом второго блока сравнения и первым 10 информационным входом мультиплексора, информационный вход которого явявляется информационным выходом канала, первый информационный вход канала соединен с вторым информационным входом мультиплексора, выходы перезапуска трех каналов соединены с входами первого элемента ИЛИ, выход которого является выходом сброса устройства и соединен с первыми входами сброса триггера устройства и счетчика, а через первый элемент задержки - с первым входом второго элемента ИЛИ, выход которого соединен с входами начальной установки всех каналов,информационные выходы которых являются соответственно информационными выходами устройства, выход признака одного отказа первого, второго и третьего каналов соединены соответственно с первым, вторым и третьим входами элемента И-НЕ, выход которого соединен с входом запуска первого дешифратора, первый информационный вход которого является входом кода выборки командыустройства, выход первого дешифраторасоединен с входом установки триггераустройства, прямой выход которогосоединен с вторым входом элемента И,выход которого соединен со счетнымвходом счетчика, выход которогб соединен с информационным входом второгодешифратора, выход которого соединенс вторым входом второго элемента ИЛИ,и через второй элемент задержки - свторьяи входами сброса триггера устройства и счетчика, второй информационный вход первого дешифратора является входом данных устройства,информа-ционный выход мажоритарного элементасоединен с вторым входом элемента И ивходами синхронизации всех каналов,первый информационный вход устройства соединен с четвертым информационным входом второго канала и третьиминформационным входом третьего канала, второй информационный вход устройства соединен третьим информационным входом первого канала и четвертыминформационным входом третьего каналатретий информационный вход устройствасоединен с четвертым информационнымвходом первого канала и третьим информационным входом второго канала,информационный вход мажоритарногоэлемента является входом синхронизации устройства.1374235 Составитель Е, УстиновТехред Л.Сердюкова Корректор Редактор Е. Копча Заказ 604/46В одписное Тираж 704Государственного комитета СССРлам изобретений и открытийМосква, Ж, Раушская наб.,д. 5 Производственно-полиграфическое предприятие, г. Ужгород, ул, Проект