Цифровой коррелятор

(19) И 2511 О 7 Р 15 33 САНИЕ ИЗОБРЕТЕНИ Р1983 к ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВ 3855361/24-2411.02.8515.08.86. Бюл. Яф 30(57) Изобретение относится к области вычислительной техники и может быть использовано в системах автоматичесого управления и контроля, а также в устройствах цифровой обработки сиг налов. Цель изобретения - повышение быстродействия коррелятора, которая достигается за счет вычисления корреляционных оценок без выполнения операции умножения в явном виде. Цифровой коррелятор содержит два аналого-циФровых преобразователя, четыре регистра, два блока памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, компаратор, коммутатор, генератор тактовых импульсов, элемент И и блоксинхрониеации. Компаратор и коммутатор производят выбор и передачуменьшего по модулю значения кода на четвертый регистр, а большего - на третий регистр. Введение элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с соответствующими Функциональными связями позволяет перейтиот циклического выполнения операции умножения к выполнению ее за од-ну операцию сравнения кодов и нескольких операций сдвига и тем самым получить существенный выигрыш в скоростивычисления значений корреляционныхфункций. 2 ил.Изобретение относится к вычислительной технике и может быть использовяно В системах ЯВтОматическОГОуправления и контроля, применяемых, например, в радиолокации. 5Целью изобретения является повышение быстродействия коррелятора.На фиг,1 представлена структур ная схема коррелятора на Фиг,2структурная схема блока синхрониза- О ции.Коррелятор 1,Фиг.11 содержит первый аналого-цифровой преобразователь 1, первый регистр 2, первый блок 3 памяти, второй регистр 4, второй ана лого-цифровой преобразователь 5 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, компаратор 7, коммутатор 8, третпл регистр 9, четвертый регистр 10, генератор 11 тактовых импульсов, сумматор 12, второй 20 блок 13 памяти, элемент И 14, блок 15 синхронизации, первый вход 16 коррелятора, второй вход 17 коррелятора, выход 8 коррелятора. Блок 15 синхронизации коррелятора фиг.21 содержит генератор 19 одиночного импульса, первый элемент 20 задержки, первый элемент ИЛИ 21, первый триггер 22, первый элемент И 23, зО первый элемент ИЛИ 24, второй элемент 25 задержки, третий элементИЛИ 26, третий элемент 27 задержки, четвертый элемент ИЛИ 28, четвертый и пятый элементы 29 и 30 задержки, второй элемент И 31, первьп задающий генератор 32, пятый и шестой элементы ИЛИ 33 и 34, второй триггер 35, третий элемент И 36, седьмой элемент ИЛИ 37, шестой и седьмой элементы 38 и 39 4 О задержки, четвертьп элемент И. 40, восьмой и девятый элементы ИЛИ 41 и 42, третий триггер 43, пятый элемент И 44, восьмой и девятый элементы 45 и 46 задержки, второй задающий генератор 47, элемент ИЛИ 48, четвертый триггер 49, шестой элемент И 50, десятый и одиннадцатый элементы 51 и 52 задержки, десятый, одиннадцатый и двенадцатый элементыИЛИ 53-55, двенадца 07 2тьпл и тринадцатый элементы 56 и 57 задержки, счетчики 58 и 59 адреса и произведений, четырнадцатьп, пятнадцатый,шестнадцатый и семнадцатый элементы60-63 задержки, седьмой элемент И 64,первый, третий,четвертьпл, пятый, шестой, седьмой, девятьпл, десятый, восЬмой, одиннадцатый, тринадиа 1 ь 1 й, двенадцатый и второй выходы 66, 67, 70,69,71,77,72,73,68,74,65,76 и 75 соответственно,Цифровои коррелятор работает следующим образом,На входы 16 и 17 поступают соответ -ственно сигналы х(с) и у(с). Пройдячерез аналого-цифровые преобразова-тели 1 и 5, их оцифрованные модульные значения, представляемые в естественной Форме, после хранения насоответствующих регистрах 2, 4 и задержки в первом блоке 3 памяти поступают на входы компаратора 7 и коммутатора 8. Последние обеспечивают передачу меньшего по модулю цифровогокода в третий регистр 9, а большегов четвертый регистр 10. Такое распределение цифровых кодов. по регистрам9 и 10 Фактически обеспечивает релейный метод вычисления оценки корреляционной Функции, так как в дальнейшем все вычислительные операции проводятся только над одним, меньшим помодулю, цифровым кодом, находящимся в третьем регистре 9, Дополнительно к этому в корреляторе производится анализ старшего разряда модульного значения большего цифрового кода, который обеспечивает коррециюменьшего цифрового кода с целью получения более высокой точности вычис.ления промежуточных произведений. Полученные таким образом модульные значения произведений поступают на входсумматора 12, на знаковый вход которого с выхода элемента ИСКЛ 10 ЧЖОЩЕЕИЛИ 6 поступает знак произведения.На сумматоре 12 совместно с вторымблоком 13 памяти Формируется окончательная оценка корреляционной Функции", И+в-13 125 где Ко. (Кф - количество нулей (число сдвигов) между запятой и первой значащей цифрой входного кода х. к (у)Для органиэации синхронной работы отдельных блоков и вычисления оценки корреляционной функции параллельно-последовательным способом в, соответствии с выражением. (1) исполь-О зуется блок 15 синхронизации, Работа цифрового коррелятора синхронизируется четырьмя последовательностями импульсов, вырабатываемых блоком 15, Работа блока 15 начинается с выработки генератором 19 одиночного импульса управляющего сигнала 65 СБРОС. Данный управляющий сигнал обеспечивает установку в исходное нулевое. состояние блока 13, первого 22, вто-.2 О рого 35, третьего 43 и четвертого 49 триггеров, а также счетчиков 58 адреса и 59 произведений. Задержанный в первом элементе 20 задержки управляющий сигнал СБРОС производит 25 установку в единичное состояние первого триггера 22, разрешая передачу тактовых импульсов, формируемых первым задающим генератором 32, через первый элемент И 23 на вход последо О вательно соединенных второго 25 и третьего 27 элементов задержки. В результате с тактовой частотой первого задающего генератора 32 вырабатывается первая последовательность управляющих сигналов:1-1 ПУСК АЦП - управляющий сигнал 66, обеспечивающий формирование и выдачу оцифрованных величин с выходов первого и второго аналого-циф О ровых преобразователейи 5, а также перевод первого 2 и второго 4 регистров в нулевое состояние, при этом последние подготавливаются к: приему новой информации, поступающей 45 с первого 1 и второго 5 аналогоцифровых преобразователей;1-2 ЗАПИСЬ В РЕГИСТРЫ 1 и 2 С АЦП- уйравляющий сигнал 67;1-3 ЗАПИСЬ В БЛОК 3 - управляю О щий сигнал 69, обеспечивающий парафазную запись информации с выхода первого регистра 2 в ячейку памяти блока 3 по текущему адресу, сформированному счетчиком 58 адреса. 5В результате после формирования шраз первой последовательности управляющих сигналов блок 15 с так 107тоной частотой второго эадаюшегс генератора 47 вырабатывает вторую последовательность управляющих сигналов;11-1 ПУСК А 11 П - управляющий сигнал 66;11-2 ЗАПИСЬ В РЕГИСТРЫ 1 И 2 С АЦП - управляющий сигнал 67;11-3 ЗАПИСЬ В БЛОК 3 - управляющий сигнал 69;11-4 ЗАПИСЬ В РЕГИСТРЫ 9 и 10 управляющий сигнал 72, обеспечивающий парафазную запись информации в регистры 9 и 1 О, поступающий с выхода коммутатора 8, управляемого компаратором 7;11-5 ПУСК ГЕНЕРАТОРА - управляющий сигнал 73, обеспечивающий запуск генератора 11;11-6 СЧИТЫВАНИЕ С БЛОКА 13 - управляющий сигнал 74, обеспечивающий парафазное считывание информации в сумматор 12 с блока 13 по текущему адресу, сформированному счетчиком 58 адреса;11-7 СЛОЖЕНИЕ - управляющий сигнал 75, обеспечивающий выполнение операции сложения в сумматоре 12;11-8 ЗАПИСЬ В БЛОК 13 - управляющий сигнал 76, обеспечивающий парафазную запись информации с сумматора 12 в блок 13 по текущему адресу, сформированному счетчиком 58 адреса.,111-1 СЧИТЫВАНИЕ С БЛОКА 3 - управляющий сигнал 71, обеспечивающий парафазное считывание информации в первый регистр 2 с блока 3 по текущему адресу; сформированному счетчиком 58 адреса;111-2 ЗАПИСЬ В РЕГИСТР 2 - управляющий сигнал 70, обеспечивающий парафазную запись информации с блока 3 в первый регистр 2;111-8 РЕГЕНЕРАЦИЯ - управляющий сигнал 77, обеспечивающий регенерацию (перезапись информации с 1-й ячейки в Д)-ю ячейку памяти) информации в блоке 3. Одновременно данный управляющий сигнал производит перевод третьего триггера 43 в единичное состояние (при этом разрешается выработка второй последовательности управляющих сигналов), четвертого триггера 49 в нулевое состояние (выработка третьей последовательности управляющих сигналов прекращается), а также поступает на вход счетчика 59произведений для формирования следующего (большего на единицу младшего разряда) номера текущего произведения,5Выработка второй и третьей последовательностей управляющих сигналов прекращается сигналом переполнения, вырабатываемым счетчиком 59 произ ведений. Сигнал переполнения переводйт четвертый триггер 49 в нулевое состояние, а второй триггер 35 в единичное состояние, В результате после формирования 11-щ раз второй по-,15 следовательности управляющих сигналов и (И-щ) (щ) раэ третьей последовательности управляющих сигналов блок 15 с тактовой частотой первого задающего генератора 32 вырабатывает четвертую последовательностьуправляющих сигналов:1 ЧСЧИТЫВАНИЕ С БЛОКА 13 - управляющий сигнал 74, обеспечивающий парафазное считывание информации на 25 устройство индикации с блока 13 по текущему адресу, сформированному счетчиком 58 адреса. Данный управляющий сигнал через седьмой элемент 39 задержки поступает на вход счетчика 58 адреса,цля формирования следующего (большего на единицу младшего разряда) номера текущего адреса считывания, Одновременно управляющий сигнал 74 через шестой элемент 38 задержки поступает на вход четвертого элемента И 40. Последний с учетом содержимого счетчика 58 адреса формирует сигнал перевода в нулевое состояние второго триггера 35 Управляюший сигнал 68 блока 15 представляет собой 1.-разрядный код адреса, поступающий на входы блоков 3 и 13,На этом работа цифрового корреля-,Я 5тора прекращается.Выходы управляющих сигналов 1-1, 11-1, 1-2 ч 11-2, 1-3 и 11-3, являюпщеся общими для отдельных узлов цифрового коррелятора, объединены чеО рез двухвходовые логические элементы ИЛИ 24, 26, 28 и 37 соответственно. Логические элементы И 31. 40 и 64 являются многовходовыми с числом входов 1+1, где 1. - разрядность двоичного счетчика 58 ацреса, и представляют собой элементы неполного дешифратора. Формула изобретенияЦифровой коррелятор, содержащий первый и второй аналого-цифровые преобразователи, первый, второй, третий и четвертый регистры, первый и второй блоки памяти, компаратор, коммутатор. элемент И, сумматор, блок синхронизации и генератор тактовых ыптульсов, причем информационные входы первого и второго аналого-цифровых преобразователей являются первым и вторым информационными входами коррелятора соответственно, выходы первого и второго аналого-цифровых преобразователей соединены с информационными входами первого и второго регистров соответственно, разрядные выходы которых соединены с соответствующими информационными входами коммутатора, объединенные входы запуска первого и второго аналого-цифровых преобразователей соединены с первым выходом блока синхронизации, вход разрешения суммирования сумматора соединен с вторым выходом блока синхронизации, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введен элемент ИСКЛЮЧА 1 ОЩЕЕ ИЛИ, третий выход блока синхронизации подключен к объединеннымвходам разрешения записи первого и второго регистров, объединенные входы обнуления которых подключены к первому выходу блока синхронизации, четвертый выход которого соединен с дополнительным входом разрешения за" писи первого регистра, пятый выход блока синхронизации соединен с первым входом разрешения записи первого блока памяти, вход считывания которого соединен с шестым выходом блока синхронизации, седьмой выход которого соединен с вторым входом разрешения записи первого блока памяти, адресные входы первого и второго блоков памяти объединены и подключены к восьмому выходу блока синхронизации, девятый выход которого подключен к объединенным входам разрешения записи третьего и четвертого регистров,. десятый выход блока синхронизации соединен с входом запуска генератора тактовых импульсов, одиннадцатый выход блока синхронизации соединен с входом считывания второго блока памяти, первый вход разрешения записикоторого соединен с двенадцатым выхоО 7 1251 дом блока синхронизации, тринадцатый выход которого соединен с вторым входом разрешения записи второго блока памяти, информационный вход-выход первого регистра соединен с информационным входом-выходом первого блока памяти, разрядные выходы первого и второго регистров соединены с соответствующими информационными входазф 11 ми компаратора, выходы Больще и "Меньше" которого соединены с соот - ветствующими управляющими входами коммутатора, первый и второй информационные выходы которого соединены с информационными входами третьего и четвертого регистров соответственно, входы синхронизации которых объеди 107нень и подключены к выходу элемента И, первый вход которого соедцден с выходом четвертого регистра, второй вход элемента И соединен с выходом генератора тактовых импульсов, выход третьего регистра соединен с первым информационным входом сумматора, второй информационный вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй информационные входы которого соединены со знаковыми выходами первого и второго регистров соответственно, информационный вход-выход сумматора соединен с информационным входом-выходом второго блока памяти, выход которого является выходом коррелятора.. ВНИИПИ Государственного комитета СС по делам изобретений и открытий 113035, Москва, Ж - 35 Раушская наб, писное зводств олиграфическое предприятие, г.ужгород, ул.Проектная, 4