Функциональный преобразователь

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 2 4 СО ОПИСАНИЕ ИЗОБРЕТЕНИЯК А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) ФУНКЦИОНАЛ (57) Изобретени ке и вычислител ности к устройс аппроксимации, вано в аналогоных системах. Ц НЫЙ ПРЕОВ относитс ной техниАЗОВАТЕЛЬ к автомати.в част- -линейной использо ислительения явля- тройство ам усо т б можфроью зобре ти. У ся повышение ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ ИОТНРЫТИИ иЯОпв 12 ЯЯ 7 А 1 содержит генератор импульсов, элементы И и ИЛИ, управляемый делитель частоты, реверсивные счетчики ординат, абсцисс и адреса, блоки памяти абсцис и ординат, два блока вычитания, мультиплексор, регистр знака, сумматор по модулю два, ключ, входной регистр, буферный регистр, два цифроаналоговых преобразователя, умножающий цифроаналоговый преобразователь, аналого-цифровой преобразователь, группу элементов НЕ интегратор и суммирующий усилитель. Цель достигается путем произвольного разбиения функции на интервалы аппроксимации, в частности, при воспроизведении многоэкстремальных функций. В пределах интервала проводится корректировка интерполируемой Функции 2 ичИзобретение относится к областиавтоматики и вычислительной техникив частности к устройствам кусочно-линейной аппроксимации, и может бытьиспользовано в аналого-цифровых вычислительных системах.Целью изобретения является повыше ние точности.На фиг.1 изображена блок-схемафункционального преобразователя, на 10фиг.2 - график возможного измененияаргумента на участках аппроксимациифункции.Преобразователь содержит генератор 11 импульсов, элемент И 2, элемент ИЛИ 153, управляемый делитель 4 частоты,реверсивный счетчик 5 ординат, вход-ной регистр 6, шину 7 ввода аргумента,первый блок 8 вычитания, выход 9 знака разности блока 8, выход 10 обнуления блока 8, выход 11 кода разностиблока 8, второй блок 12 вычитания,выход 13 знака разности блока 12, выход 14 обнуления блока 12, выход 15кода разности блока 12, блок 16 памя 25ти ординат, блок 17 памяти абсцисс,мультиплексор 18, реверсивный счетчик 19 аргумента, регистр 20 знака,сумматор 21 по модулю два, ключ 22,умножающий цифроаналоговый преобразователь (УЦАП) 23, буферный регистр24, первый и второй цифро-аналоговыепреобразователи (ЦАП) 25 и 26 соответственно, блок 27 деления, аналого.цифровой преобразователь. (АЦП) 28,реверсивный счетчик 29 адреса, инте-.гратор 30, суммирующий усилитель 31 игруппу элементов НЕ 32,Устройство работает следующим образом.40В блок 16 памяти ординат заносятся коды ординат узловых точек Функции преобразования Г(х). В блок 17 памяти абсцисс заносятся коды абсцисс узловых точек функции преобразования,4 причем в первую ячейку блоков 16 и 17 памяти заносится нулевой код. По выходному коду реверсивного счетчика 29, разрядность которого определяетсяколичеством узловых точек, хранимыхв блоках 17 и 16 находятся коды абс 1;циссы и ординаты соответствующего значения функции преобразования,Блок 8 вычитания вычисляет раз. ность кодов между поступившим и предыдущим значениями абсцисс или аргументов в зависимости от сигнала, поступающего на адресный вход мульти плексора 18. Блок 12 определяет разность кодов между поступившим и пре дыдущим значениями ординат.В блоке 27 деления вычисляется коэффициент наклона интерполирующих отрезков на каждом интервале аппрокси.мации в соответствии с отношениему 1 У 1-х - х1-1где у, 1 и у; - предыдущее и поступившее значения ординат из блока 12,хи х- предыдущее и поступившее значение абсцисс иэ блока 8.Счетчиком 5 осуществляется цифровая интерполяция младших разрядовфункции преобразования, что позволяетосуществлять коррекцию интерполируе"мой функции в пределах участка аппроксимации в моменты приема кода очередного аргумента,На выходе интегратора 30 Формируется линейно изменяющееся напряжениеамплитудой от нулевого до максимального значения рабочей шкалы, поступающее на аналоговый вход УЦАП 23, Приэтом постоянная времени Фиинтегра;инттора 30 определяется из условия2 7 нх 1 чфинт = ---- - -- ,о Х итсяхгде 2 - опорная частота генератора 1,ш - разрядность счетчика 5,7 - максимальное значение рабочейХрщхшкалы абсцисс,7(х - х,. )- минимальный"Етншаг квантования абсцисс (ра-.вен минимальному интервалуаппроксимации).Полярность выходного напряженияЦАП 26 определяется сумматором 21 помодулю два: нулевой сигнал на выходесумматора 21 соответствует напряжениюположительной полярности, а единичныйсигнал - напряжению отрицательной полярности.С помощью блока 8 вычисляются моменты сравнения между поступившим вовходной регистр 6 кодом аргумента итекущим в процессе воспроизведенияфункции значением кода аргумента свыхода счетчика 19, при котором на,выходе суммирующего усилителя 31 достигается значение, соответствующеепоступившему аргументу.В исходном состоянии реверсивныесчетчики 5, 19 и 29, входной регистр12495476, регистр 20 знака, буферный регистр танавливается соответствующий коэффи 24 установлены в нуль. При этом поциент деления. В ЦАП 26 заносится обнулевому коду счетчика 29 адреса из ратный код разности абсцисс (х 1 - х,первых ячеек блоков 16 и 17 памяти определяющий время интегрирования инизвлекаются нулевые коды и по нулево тегратора 30 на данном участке аппрому коду регистра 24 на выходе 14 об- ксимации.нуления блока 12 формируется сигнал После поступления на вход уменьшасравнения, Передний фронт сигнала емого блока 12 кода ординаты первогосравнения поступает через элемент ИЛИ участка аппроксимации у на выходе 143 на вход элемента И 2, закрывая его 1 О блока 12 вырабатывается задний фронтна время установки коэффициента пере- сигнала сравнения, задержанный надачи делителя 4 частоты и УЦАП 23, на время, необходимое для установки кодастробирующий вход ЦАП 25, разрешая с выхода блока 27 на цифровых входахзапись кода с выхода регистра 24, и УЦАП 23 и коэффициента деления делина вход установки в исходное положе теля 4 частоты, По заднему фронтуние интегратора 30, устанавливая не сигнала сравнения с выхода 14 блокана его выходе нулевое начальное зна мультиплексор 18 переключает к вычение, на вход стробирования блока 27 ходу уменьшаемого блока 8 выход входделения, разрешая вычисление коэффи- ного регистра 6.циента передачи делителя 4 частоты и О При поступлении на входы регистраУЦАП 23, на адресный вход мультиплек кода первого значения аргумента х;сора 18, разрешая подключение к блоку на выходе 9 блока 8 вычитания форми 8 выхода блока 17 памяти, на строби- руется знак разности между кодом перрующий вход ЦАП 26, разрешая запись вого значения аргумента, поступившимкода с выхода 11 блока 8, и на счет-. из регистра 6, и кодом нулевого зна 15ный вход счетчика 29, переводя его в , ения аргумента, поступающим с выхоследующее состояние, Передний фронт ца счетчика 19. Знак разности с выхосигнала сравнения с выхода 10 блока да 9 блока 8 записывается по высокому8 поступает на стробирующий вход ре- уровню сигнала сравнения с выхода 10гистра 6, разрешая тем самым прием ЗО блока 8 в регистр 20 знака.первого значения аргумента х , и на1 эстробирующий вход регистра 20 знака, После поступления на входы блока 8разрешая запись знака разности кодов кода первого значения аргумента х1аргумента с выхода 9 блока 8. на выходе 10 обнуления блока 8 ФормиРассмотрим работу преобразователя 35 Руется задний фРонт сигнала сравнепри различных вариантах изменения . ния, задержанный на время, необходиаргумента на участке аппроксимации в мое для установки знака разности всоответствии с фиг.2. регистре 20 и коммутации через ключПо коду счетчика 14 адреса из бло опорного напряжения, соответствуков 16 и 17 извлекаются коды ордина О ющей поляРности в цАП 26, По заднемуты у и абсциссы х первого участка фРонту сигнала сравнения с выхода 1 О4аппроксимации, При этом мультиплексор ,блока 8 осуществляется запуск интег- "18 подключает к выходу уменьшаемого Ратора 30 и открывается элемент И 2блока 8 выход блока 17 памяти и на разрешая прохождение импульсов с выховыходе 11 блока 8 вычисляется раз да енратора 1 импульсов на счетныйность кодов х -х между значениямиовход счетчика 19 и через управляемыйблока 17 и счетчика 19, а на выходе делитель 4 частоты - на счетный вход15 блока 12 - разность кодов у -у, счетчика 5. На выходе интегратора 30между значениями блока 18 и буферного формируется линейно изменяющееся нарегистра 24. Блок 27 деления вычисля О пряжение от нулевого до максимальногоет код значения рабочей шкалы. При этом вреу уомя интегрирования интегратора 30 опУ р д ляется разностью кодов (х - х ).х, - хКоэффи иентост пающий на цифровые входы УЦАП 23,задавая наклон линейно изменяющегося 55напряжения на его вЫходе. Младшие мпрямо пропорционален отношениюразрядов с выхода блока 27 поступают у уона делитель 4 частоты, в котором усх - хоТаким образом, на выходе суммирую.щего усилителя 31 начинается линейная ,интерполяция функции на выбранном интервале аппроксимации.При совпадении кода счетчика 19 и кода первого значения аргумента х на выходе 10 обнуления блока 8 вычита ния кодов формируется импульсный сигнал сравнения. По переднему фронту сигнала сравнения закрывается элемент 1 О И 2, в ЦАП 25 с выхода регистра 24 заносится код ординаты у , соответствующий коду аргумента х;, осуществляет. ся установка нулевого начального значения интегратора 30 и-прием следую щего значения кода аргумента во входной регистр 6. При этом старшие разряды када ординаты у формируются на выходе АЦП 28, количество разрядов которого равно 1 = и - ш, где п - коли.20 чество разрядов полного кода ординаты у;, ш - количество младших разрядов кода ординаты у определяются разрядностью счетчика 5.При поступлении в регистр 6 кода 25 аргумента х; на выходе 9 знака разности блока 8 изменяется знак разности, по которому изменяется знак реверса счетчика 29, По высокому уровню сигнала сравнения с выхода 10 блока 8 Зо знак разности кодов записывается в регистр 26 знака, в результате чего счетчик 19 переходит в режим вычитания и изменяется состояние на выходе сумматора 21, По выходному коду сумматора 21 счетчик 5 переводится в режим вычитания, а к ЦАП 26 через ключ 22 подключается опорное напряжение отрицательной полярности. После поступления кода аргумент. хна выходе 10 обнуления блока 8 формируется задний фронт сигнала сравнения, по которому открывается элемент И 2 и осуществляется запуск интегратора 30, формирующего линейно изменяющееся напряжение,15 отрицательной полярности. На выходе УЦАП 23 формируется линейно изменяющееся напряжение отрицательной поляр ности с прежним коэффициентом наклона. Таким образом, на выходе суммирующего усилителя 31 продолжается линейная интерполяция функции,При достижении счетчиком 19 кодааргумента х на выходе 10 блока 8 вновь формируется импульсный сигнал сравнения. По переднему фронту сигнала сравнения закрывается элемент И 2, в ЦАП 25 заносится код ординаты у;+ осуществляются установка нулевого по- значения интегратора 30 иприем следующего значения кода аргумента хв регистр 6. На выходе 9 блока 8 формируется знак разности кодов х,. - х + , управляющий реверсом счетчика 29 и состоянием сумматора 21. По выходному коду сумматора 2 1 счетчик 5 переходит в режим суммирования и изменяется полярность опорного напряжения ЦАП 26, По заднему фронту сигнала сравнения с выхода 10 обнуления блока 8 открывается элемент И 2 и осуществляется запуск интегратора 30. На выходе суммирующего усилителя 31 продолжается линейная интерполяция функции. При этом коэффициент деления делителя 4 частоты и коэффициент передачи на цифровых вхо-дах УЦАП 23 остаются прежними и линейная интерполяция осуществляется по закону, определяемому аппроксимирующей функцией на участке х - х,При достижении ординатой кода узловой точки у = Г(х ) на выходе 144блока 12 формируется передний фронт сигнала сравнения, по которому элемент И 2 закрывается, в ЦАП 25 заносится код ординаты узловой точки Е(х), осуществляется установка нулевого начального значения интегратора 30, счетчик 29 переводится в следующее состояние, мультиплексор 18 подключает к входу уменьшаемого блока 8 выход блока 17 памяти, По коду счетчика 14 адреса из блоков 16 и 17 памяти извлекаются коды ординаты у и абсциссы х второго участка аппроксимации. На выходе 11 блока 8 вычисляется разность кодов х - х между значениями блока 17 и счетчика 19, а на выходе 15 блока 12 - разность кодов у - умежду значениями блока 18 и буферного регистра 24. В блоке 27 деления по высокому уровню сигнала сравнения с выхода 14 блока 12 вычисляется код Уа Уптх - хпоступающий на цифровые входы УЦАП 23, определяя наклон линейно изменяющегося напряжения на его выходе. Младшие е разрядов выхода блока,27 поступают на делитель 4 частоты, уста навливая соответствующий коэффициент деления. В ЦАП 26 заносится разность кодов (х - х) с выхода 11 блока 8. На выходе 13 блока 12 формируетсязнак разности кодов у - у, изменяюющий состояние сумматора 21, а следовательно, и реверс счетчика 5, и полярность опорного напряжения ЦАП 26. По заднему Фронту сигнала сравнения с выхода 14 блока 12, длительность кото. рого определяется временем, необходимым для установки кодов на цифровых входах УЦАП 23 и коэффициента передачи делителя 4 частоты, открывается 10 элемент И 2 и осуществляется запуск интегратора 30, На выходе суммирующего усилителя 3 1 начинается линейная интерполяция функции на втором интервале аппроксимации, 15На последующих участках устройство работает аналогично. Формула изобретения20Функциональный преобразователь, сосодержащий генератор импульсов, элемент И, управляемый делитель частоты, реверсивный счетчик аргумента, реверсивный счетчик ординат, буфеРный Регистр, элемент ИЛИ, аналого-цифровой преобразователь, умножающий цифроаналоговый преобразователь, входной регистр, два блока вычитания, регистр знака, сумматор по модулю два, блок памяти ординат, первый -.цифроаналоговый преобразователь и суммирующий усилитель, причем выход генератора импульсов соединен с первым входом.элемента И, выход которого соединен с счетным входом реверсивного счетчика35 аргумента и информационным входом управляемого делителя частоты, выход которого соединен со счетным входомреверсивного счетчика ординат, выход40 которого соединен с входом младших разрядов буферного регистра, вход старших разрядов которого соединен с выходом аналого-цифрового преобразователя, вход которого соединен с45 выходом умножающего цифроаналогового преобразователя и первым входом суммирующего усилителя, выход и второй вход которого соединены соответственно с выходом функционального преобра 50 зователя и выходом первого цифроаналогового преобразователя, стробирующий вход которого соединен с выходомэлемента ИЛИ и вторым входом элемента И,. первый вход элемента ИЛИ соединен с выходом обнуления первого блока вы 55 читания, входом стробирования регистра знака и входом стробирования входного регистра, информационный вход которого соединен с входом аргументафункционального преобразователя, выход знака первого блока вычитания соединен. с информационным входом регистра знака. выход которого соединен спервым входом сумматора по модулюдва выход и второй вход которого соединены соответственно с входом управления реверсом реверсивного счетчика ординат и выходом знака второгоблока вычитания, выход обнуления которого соединен с вторым входом элемента ИЛИ, выход буферного регистрас информационным входом первого цифроаналогового преобразователя соеди-,1нен с входом вычитаемого второго бло.ка вычитания, вход уменьшаемого кото"рого соединен с выходом блока памятиординат, вход вычитаемого первогоблока вычитания соединен с выходомреверсивного счетчика аргумента, о тл и ч а ю щ и й с я тем, что, с целью повышения точности, в него введены мультиплексор, блок памяти абсцисс,блок деления, группа элементов НЕ,второй цифроаналоговый преобразова 1тель, интегратор, ключ и реверсивныйсчетчик адреса, причем выходы входного регистра и блока памяти абсцисссоединены соответственно с первым ивторым информационными входами мультиплексора, выход которого соединенс входом уменьшаемого первого блокавычитания, кодовый выход которого соединен с входом делителя блока деления, вход делимого и выход которогосоединены соответственно с кодовымвыходом второго блока вычитания ицифровым входом умножающего цифроаналогового преобразователя, выход младших разрядов и вход стробированияблока деления соединены соответственно с входом задания коэффициента управляемого делителя частоты и выходомобнуления второго блока вычитания,выход обнуления которого подключен кстробирующему входу второго цифроаналогового преобразователя, выход и информационный вход которого соединенысоответственно с информационным входом интегратора и входами элементовНЕ группы, входы которых соединены ссоответствующими разрядами кодовоговыхода первого блока вычитания; выходзнака которого соединен с входом управления реверсом реверсивного счетчика адреса, счетный вход которогосоединен с выходом знака блока деле1249547 10 оставитель А.Зоринехред В,Кадар Корректор М.Демч актор Л,Гратилло Тир ВНИИПИ Государствен по делам изобрете 3035, Москва Ж, каз 4327/51 ж 671ого комитетаий и открытиРаушская наб одпи 4/ роизводственно-полиграфическое предприятие г Ужгоржгород, ул,тная, 4 ния и адресным входом мультиплексора,вход управления реверсом реверсивногосчетчика аргумента соединен с выходомрегистра знака, выход реверсивногосчетчика адреса соединен с адреснымивходами блоков памяти абсцисс и ординат, выход сумматора -по модулю двасоединен с управляющим входом ключа,входы, положительного и отрицательно,го опорных напряжений которого соединены с входом функционального преобразователя, выход ключа соединен с входом заданияполярности второгоцифроаналогового преобразователя,выход 1 элемента ИЛИсоединен сустановочньм входом интегратора,выводкоторого со- единен саналоговым входомумножающего цифроаналогового преобразователя.