Устройство для перемножения электрических сигналов

СО 103 СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 99 50 с 1 С 06 16 ИСАНИ ТЕН ВИДЕТЕЛЬСТВ ВТОРСН мо стьютель,третш Всесоюзкого инст орган пятый ход прово ющем 1 817,1СССР1983 лпч пра авл апряжес одн ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(54) УСТРОйстВО ДЛЯ ПКРЕИНОжВН 1 ИЭЛЕКТРИЧЕСКИХ СИГНАЛОВ(57) Изобретение относится к электрическим вычислительным устройствами может быть использовано в аналоговых вычислительных машинах. Цельюизобретения является повышение точности работы и быстродействия, Устройство для перемножения электричес-.ких сигналов содержит соединенныепоследовательно первый коммутатор,первый коммутируемый инвертор, первый масштабный резистор и первыйоперационный усилитель, соединенные оследовательно.второй коммутатор,торой коммутируемый инвертор, втоой элемент с управляемой проводивторой операционный усилитретий масштабный резистор,операционный усилитель, нульблок выборки и хранения, масштабный резистор, первый источника опорных напряжений первый элемент с управляемой димостью подключен к инвертирувходу первого операционного еля, выход которого соединен вляющими входами элементов с яемой проводимостью, второй ыхо источника опорных через инвертор соединениз входов первого коммутатора и.через цифроаналоговый преобразователь - с одним из входов второгокоммутатора, блок управления коммутаторами, инверторами, блоком выборки и хранения и преобразователем интервалов времени в код. Циклработы состоит из трех тактов. Впервом такте преобразование сигналов направлено па вычисление кодапрбмежуточной величины, во второмтакте вычисляется результирующийкод усредненного значения сигналовсомножителей, в третьем такте компенсируется аддитивная составляющаяпогрешности. 2 ил,1 О 15 20 25 30 35 40 45 50 12Изобретение относится к электро- химическим вычислительным устройствам и мажет быть использовано в аналаговых вычислительных мап 111 ах.Целью изобретения является ловышениа точности работы и быстродейст" вия.На фиг, 1 изобрВкена функциональная схема устройства для перемножения электрических сигналов; на фиг.2- функциональная схема блока управле 11 И 51 .Схема содержит входы 1 и 2 первого и второго сигналов-сомножителей, источник 3 опорных напряжений, инвертор 4, цифроаналоговый преобразователь 5, шину б нулевого потенциала, первый 7 и второй 8 коммутаторы, блок 9 управления, первый 1 О и второй 11 коммутируемые инверторы, первый 12 и еторой 13 масштабные резисторы, первый 14 и второй 15 элеменгл (". управляемой праводимостью 5 первый 1 б, второй 17 н третий 18 операционные усилители, третегй 19, четвертый 20 и пятый 21 масштабные резисторы, накопительный конденсатор 22, нуль в Орг 23, блок 2( выборЕпс и хранения, преобразователь 25 интервала времени в кад, кодовый ьыхад 26 устройства, первый 27, второй 28 и третий 29 входы блока управ- пения, первый 30, второй 31, третий 32 и четвертый 33 выходы, шину 34 запуска блока управления, блок 35 выесе,ссе 11151 периода, первый 36 и второе"1 37 ключи, первый 38, второй 39, трегг й 40 и четвертый 41 триггеры, первый А 2, второй 43 и третий 44 элементы 1 ЛИ, первыег 45 и второй 46 блоки временной задержки, элемент И 47,Цикл работы устройства для перемножения электрических сигналов состоит из трех тактов.В первом такте с блока 9 управления с первого выхода 30 выдается команда, по которой к входалг первого и второго коммутируемых инверторов10 и 11 .подключаются с помощью первого и второго коммутаторов 7 и 8 первый и второй сигнал-сомножители с входов 1 и 2, В первой половине первого такта значения коэффициентов передачи первого и второго колглгутируеггых инверторов 10 и 11 устанавливаются равными единице с помощью команды; выдаваемой блоком 9 управления с четнертога выхода 33. С первого выхода источника Э опорных напряжений сигнал 42991 2 через первый элемент с управляелсойпроводимостью 14 поступает на первыйоперационный усилитель 16. С выходапервого коммутируемого инвертара 10на первый операционныи усилитель 16поступает 1;ервый сигнал-сомножитель,Выходным напряжением первого операционного усилителя 16 регулируетсяпроводимость первого и второго элементов с управляемой проводимостью14 и 15 до равенства проводимости,Второй операционный усилитель 17 свторым масштабным резистором 13образуют преобразователь напряженияв ток Выходной сигнал второго операционного усилителя 17 интегрируется с помощью третьего операционного усилителя 1.8 и накопительного конденсатора 22,Бо второй половине первого такта блок 9 управления устанавливаеткоэФфициенты передачи первого и второго 1 саммутируемых И 11 вертаров 10 и1 1 рягл 1 ыми - 11 Преобразования сигналов в это время происходят аналогично, но с учетом знака коэффициентов передачи, При этом происходит компенсация напряжешл слгещеш 151 иа выходе второго операционного усилителя 17 током противопаложнога знака, создаваемого напряжением с блока 24 выборки и хранения на пятом масштабном резисторе 21. Напряжение блока 24 выборки н хранения определяется в предыдущем цикле работы при замьпсанпи входов первого и второго коммутаторов 7 и 8 на шину 6 нулевого потенциала. В выходном нагсряжении третьего операционного усилителя 18 (т,е. выходе интегратора) исключаются составляющие, содержащие коэффициенты передачи первого и второго коммутируемых инверторов 1 О и так как они по окончании первой половины такта изменяют знак на противоположный. С помощью преобразователя 25 интервала времени в код определяется цегфроЫее код длительности перво.со такта.-По окончании первого такта цифровой код передается на управляющий вход цегфрааналагового преобразователя 5.Затем начинается второй такт работы, в течение которого к входамгсерваго и второго коммутируемых инверторов 10 и 11 с помощьго первогои второго коммутаторов 7 и 8 по коман3 1242 де с блока 9 управления подключаются опорные напряжения противоположной полярности с выходов источника 3 опорных напряжений. Накопительный конденсатор 22 разряжается до пулево 5 го уровня, который фиксируется с помощью нуль-органа 23 и является моментом окончания второго такта, При этом на выходе 26 формируется цифровой кодО(1) где Ц 13 - среднее значение произ ведения первого и второго сигналов-сомножителей;К - коэффициент нреобразова 55 ния;Ц П - значения напряжений пер 0вого и второго сигналовсомпожителей с входов1 и 2.Из выражения (1) следует, чтоцифровой код пропорционален среднему значению п сигналовсомножителей.В выходном сигнале отсутствуетаддитивная составляющая погрешности,составляющая погрешности от пелиней 30ности, касс результат смещения операционных усилителей и постоянная составляющая,В третьем такте работы входы первого и второго коммутируемых инверторов 10 и 1 с помощью первого иЗ 5второго коммутаторов 7 и 8 по команде с блока 9 управления подключаютсяк шине нулевого потенциала. К выходу,нуль-органа 23 подключается вход блока 24 выборки и хранения, на котором 40запоминается аддитивпая составляющаяпогрешности. В первом и втором тактах вход блока 24 выборки и хранения;отключается от выхода нуль-органа 23,выходное напряжение которого компенсирует аддитивную составляющую погрешности.Первый и второй сигналы-сомножители должны иметь одинаковйе иликратные целому чпслу периоды. 50Блок управления работает следующим образом.По команде "Пуск", подаваемой нараздельный вход тирггера 38 черезпервый элемент ИЛИ 42 с шины 34,триггер 38 переходит в состояние,при котором второй ключ 37 открывается, а первый ключ 36 закрывается. При этом с выхода блока 35 выделения периода 35 короткие импульсы спериодом, равным большему периодусигнала-сомножителя (если периодысигналовсомножителей не равны),поступают а раздельный вход третьего трпггера 40. Третий триггер 40переходит в состояние, которое соответствует первому такту работы.Одновременно с началом первоготакта через элемент ИЛИ 43 запускается первый блок 45 временной задержкии четвертый триггер 41 через элементИЛИ 44 переходит в состояние, несоответствующее второму такту. Длительность задержки первого блока 45временной задержки выбирается равнойполовине максимального периода сигнала-сомножителя,По окончашш времени задержкипервыи триггер 38 перерводится в состояние, при котором первый ключ 36открывается, а второй ключ 37 закрывается. Тогда первый нмпульс сблока 35 выделения периода переведетвторой триггер 39 в противоположноесостояние, так как он поступает паего счетнь.й вход. Выходное напряжение второго триггера 39 поступаетна четвертый выход 33 блока управления, Перепадом напряжения с другоговыхода второго триггера 39 запускается первый блок 45 временной задержки и первый триггер 38 переходит и состояние, при котором первыйключ 36 закрывается, а второй ключ37 открывается. Третий триггер 40в этом случае остается в исходномсостоянии, т.е. не переключается.По окончашш времени задержки первый триггер 38 открывает первый ключ36 и закрывает второй ключ 37. Второйотриггер 39 переходит в новое состояние с первым импульсом, приходящимот блока 35 выделения периода.Однако с выхода второго триггера 39импульс возвращает только третийтриггер 40 в состояние, соответствующее окончанию первого такта. Первый блок 45 временной задержки ипервый триггер 38 в этом случае неподвергаются включениям. Напряжениеуправления работой коммутаторов впервом такте подле;"ся на первыйвыход 30 с выхода первого триггера38. С окончанием первого такта запускается четвертый триггер 4 и пачи-.нается второй такт работы. Окончание второго такта фиксируется им 5 12 пульсом с нуль-органа 23 путем переключения четвертого триггера 41 через элемент ИЛИ 44. Напряжение управления коммутаторами во втором такте подается на второй выход 31 с выхода четвертого триггера 41.После окончания первых двух тактов начинается трегий такт, который выявляется элементом И 47. Напряжение управления третьим тактом подается на третий выход 32. Одновременно с началом третьего такта запускается второй блок 46 временной задержки, длительность времени задержки которого выбирается (5-10 мс), достаточной для окончания переходных процессов в устройстве и блоке 24 выборки и хранения. По окончании времени задержки запускается новый цикл работы.Положительный эффект заключается в повышении точности и улучшении динамических свойств устройства. Исключение аддитивной составляющей погрешности, а также составляющей погрешности от нелинейности позволяет перемножать переменные сигналы, содержащие постоянную составляющую, Исключение зависимости коэффициента передачи от частоты" путем выделения целого числа периодов для интегрирования и деления результата интегрирования на длительность времени интегрирования с помощью цифроаналогового преобразователя позволяет также получить высокое быстродействие в широком диапазоне частот сигналов-сомножителей.Формула изобретенияУстройство для перемножения электрических сигналов, содержащее первый и второй коммутаторы, первые входы которых являются соответственно входами первого и второго сигналов-сомножителей устройства, источник опорных напряжений, первый выход которого через первый элемент с управляемой проводимостью подключен к инвертирующему входу первого операционного усилителя, неинвертирующий вход которого соединен с шиной нулевого потенциала, второй элемент. с управляемой проводимостью, выход которого подключен к инвертирующему входу второго операционного усилителя, неинвертирующий вход которого соединен с шиной нулевого потенциала, 42991 б первый масштабный резистор, первый вывод которого соединен с цнвертирующим входом первого операционного усилителя, выход которого подключенк управляющим входам первого ивторого элементов с управляемой проводимостью, второй масштабный резистор,выводы которого подключены к ицвертирующему входу и выходу второго операционного усилителя, выход которогочерез масштабный резистор соединенс инвертирующии входом третьего операционного усилителя и с первойобкладкой накопительного конденсатора, вторая обкладка которого соедиО 15 нека с выходом третьего операционного усилителя и входом нуль-органа,выход которого подклгочец к первому входу блока управления, первый ивторой выходы которого подключенысоответственно к первому ц второмууправляющим входам первого и второго коммутаторов, второй вьгход источника опорных цапряженцй черезинвертор соединен с вторым входоипервого коммутатора, цеицвертирую- .щий вход третьего операционного усн 20 25 лителя соединен с шцпой нулевого цотенциала, о т л ц ч а ю щ е е с ятем, что, с целью повьгшсния точности работы и быстродействия, в неговведены первый ц второй коммутируемые инверторы, четвертый и пятыцмасштабные резисторы, блок цыГоркии хранения, преобразователь ицтервала времени в код и цифроаггалоговыйпреобразователь, причем выход первого комиутатора через первый коммутируемый ццвертор соединен с вторым выводом первого масштабного резистора, первый вывод которого через четвертый масштабный резисторсоецинен с выходом инвертора, второй выход источника опорных напряжений через цифроаналоговый преобразователь соединен с вторым входомвторого коммутатора, выход второгокоммутатора через второй коммутируемый инвертор подключен к входу второго элемента с управляемой проводимостью, первые входы первого и второго коммутаторов соединены соответственно с вторым и третьим входаииблока управления, выход нуль-органа через соединенные последовательно блок выборки и хранения ц пятыймасштабный резистор подкпючен к ипвертирующему входу третьего операционного усилителя, третьи управля.ющие входы первого и второго коммутаторов и управляющий вход блока выборки и хранения соединены с третьим выходом блока управления, четвертый выход которого соединен с управляющими входами первого и второго коммутируемых инверторов, третьи входы первого и второго коммутаторов соединены с шиной нулевого потенциала, второй выход блока управления подключен к входу преобразования интервала времени и код, выход которого подключен к управляющему входу цифроаналогового преобразователя и является кодовым выходом устройства, причем блок управления содержит первый и второй ключи, четыре триггера, три элемента ИЛИ, элемент И, два блока временной задержки и блок выделения периода, выход которого подключен к входу первого и второго ключей, первый и второй выходы первого триггера соединены с управляющими входами соответственно первого и второго ключей, выход первого ключа подключен к входу второго тригт ерд, выход второго ключа .соединен с входом третьего триггера, выход первого элемента ИЛИ подключен к первомувходу первого триггера, к второму входу которого подключен выход первого блока временной задержки, квходу которого подключен выход второго элемента ИЛИ, выход второготриггера соединен с входом третьеготриггера и первыми входами первогои второго элементов ИЛИ, первый выход третьего триггера подключенк второму входу второго элементаИЛИ, к первому входу элемента И ипервому входу четвертого триггера,выход которого соединен с вторымвходом элемента И, выход которогочерез второй блок временной задержки подключен к второму входупервого элене ИЛИ, третий входкоторого соедннеп с шиной запускаблока управления, второй выходтретьего триггера подключен к первому входу третьего элемента ИЛИ,выход которого соединен с вторым входом четвертого триггера, второй входтретьего элемента ИЛИ является первым входом бока управления, вторыми третьим входами которого являютсяпервый и второй входы блока выделения периода, выходы третьего и четвертого триггеров являются соответственно первым и вторым выходами блокауправления, третьим и четвертым выходами которого являются соответственно выходэлемента Ии второготриггера.тРЙДнОВ ель .Га оррек Ив ЭВЮ е%ай 8 ВНИИПИ Гас по делам 113035, Москваедприятие г.Ужгородцактор А. Вацпор,изнодственнс СОстав Техред ираж 671 уцарстне изобрет игра ическо ногоПИЙаушс Подпискакомитета СССРоткрьтийЙ 51 нйб., д.4/5