Функциональный преобразователь

(5) 4 С 06 Р 15/353 ЖЮОФщуОПИСАНИЕ ИЗОБРЕТЕНИЯ И13 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРВ 993271, кл. С 06 Р 15/353, 1981.Авторское свидетельство СССРВ 1037272, кл. С 06 Р 15/353,1982.(54)(57) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий генератор импульсов, первый элемент И, два управляемых делителя частоты, буферный регистр, блок деления, блок вычитанияабсцисс, блок вычитания ординат, блоквычитания аргумента, реверсивныйсчетчик аргумента, реверсивный счетчик адреса, реверсивный счетчик результата, входной регистр, первыйэлемент ИЛИ, первый элемент задержки,блок памяти абсцисс и блок памяти ординат, причем выход генератора импульсов соединен с первым входом первогоэлемента И, выход которого соединенсо счетными входами первого и второгоуправляемых делителей частоты, выходыкоторых соединены со счетными входамиреверсивных счетчиков соответственноаргумента и результата, выходы которых соединены с входами вычитаемогоблоков вычитания соответственно артумента и ординат, входы уменьшаемогокоторых соединены с выходами соответственно входного регистра и блока памяти ординат, адресный вход которогосоединен с выходом реверсивного счетчика адреса, вход управления реверсомкоторого соединен с выходом знака блока вычитания аргумента и управляющим входом реверсивного счетчика аргумента, выход реверсивного счетчика адреса соединен с адресным входом блокапамяти абсциссы, выход которого соединен с.входом уменьшаемого блока вы-,читания абсцисс и информационным входом буферного регистра, выход которого соединен со входом вычитаемогоблока вычитания абсцисс, выход кото-,рого соединен с управляющим входомпервого управляемого делителя частоты и входом делителя. блока деления, выход и вход делимого которого соединены соответственно с управляющим входом второго управляемогоделителя частоты и кодовым выходомблока вычитания ординат, выход обнуления которого соединен с управляющим входом блока деления, входомразрешения записи первого управляемого делителя частоты, входом первого элемента задержки и первымвходом первого элемента ИЛИ, второйвход и выход которого соединены соответственно с выходом обнуленияблока вычитания аргумента и вторымвходом первого элемента И, выходреверсивного счетчика результатасоединен с выходом преобразователя,вход которого соединен с информационным входом регистра, о т л и -ч а ю щ и й с я тем, что, с цельюповышения быстродействия, в неговведены второй и третий элементы И .сумматор по модулю два, второй и третий элементы ИЛИ, формирователь импульсов, второй элемент задержки итриггер, причем выход генератораимпульсов соединен с первым входомвторого элемента И, второй вход ко торого соединен с прямым выходомтриггера, входами разрешения записи реверсивного счетчика результатаи реверсивного счетчика аргументаи первым входом второго элемента ИЛИвторой вход и выход которого.соответственно сОединены с выходом первого элемента задержки и управляющим входом буферного регистра, выходзнака блока вычитания аргумента соединен с первым входом сумматора помодулю два и через формировательимпульсов с входом установки в "0"триггера, инверсный выход которогосоединен с первым входом третьегоэлемента И и через второй элементзадержки с третьим входом первогоэлемента И,выход второго элемента Исоединен с первым входом третьего 176344элемента ИЛИ, выход и второй вход которого соединены соответственно со счетным вхОдом реверсивного счетчика адреса и выходом третьего элемента И, второй вход которого соединен с выходом обнуления блока вычитания ординат, выход знака которого соединен с вторым входом сумматора по модулю два, выход которого соединен с управляющим входом управления реверсом реверсивного счетчика результата, информационный вход которого соединен с выходом блока памяти ординат, информационный вход реверсивного счетчика аргумента соединен с выходом блока памяти абсцисс, выход обнуления блока вычитания аргумента соединен с управляющим входом входного регистра.Изобретение относится к автоматике и вычислительной технике, в частности к устройствам кусочно-линейнойаппроксимации и может быть использовано в составе аналого-цифровых 5вычислительных систем.Цель изобретения - повышение быстродействия.На Фиг, 1 представлена блок-схемафункционального преобразователя; на 10фнг. 2 - несколько участков Функциис произвольным заданием интерваловаппроксимации,Преобразователь содержит регистр1 аргумента, вход 2 преобразователя, 15блок 3 вычитания аргумента, генератор4 импульсов, элемент И 5, управляемыйделитель 6 частоты, реверсивный счетчик 7 результата, блок 8 вычитанияординат, выход 9 знака разности блока 8, выход 10 обнуления блока 8,блок 11 деления, элемент 12 задерж- .ки, буферный регистр 13, реверсивныйсчетчик 14 адреса, выход 15 кода разности блока 8, блок 16 вычитания 25абсцисс, блоки 17 и 18 памяти абсцисси ординат соответственно, реверсивный четчик 19 аргумента, выход 20знака разности блока 3, укрепленныйделитель 21 частоты, выход 22 обнуле" 5 пния блока 3, элемент ИЛИ 23, триггер 224, элемент 25 задержки, Формирователь 26 импульсов, элемент И 27,.элемент ИЛИ 28, элемент 29 задержки,элемент ИЛИ 30, элемент И 31,Преобразователь работает следующимобразом.В блок 18 памяти ординат заносятся коды ординат узловых точек функциипреобразования Е(х 1). В блок 17памяти абсцисс заносятся коды абсциссузловых точек функции преобразования,причем в первую ячейку блоков 17 и 18памяти заносится нулевой код, По выходному коду реверсивного счетчика14, разрядность которого определяетсяколичеством участков аппроксимации,находятся коды ардинаты и абсциссысоответствующего значения функции преобразования. Блоки 8 и 16 вычитанияопределяют разность кодог между поступившим и предыдущим значениями ординат и абсцисс соответственно.С помощью блока 11 деления и управляемого делителя 6 частоты автоматически устанавливается коэффициент наклона интерполирующих отрезков, причем коэффициент передачи делителя 6частоты на каждом интервале аппроксимации пропорционален отношению:7;-У;(-1шее значения ординат;Х;, и Х; - предыдущее и поступившее из блока 17 памяти значения абсцисс.С помощью блока 3 вычитания определяется момент остановки воспроизведения функции по совпадению кода поступившего аргумента с выхода регистра 1 и кода с выхода реверсивного счетчика 19 аргумента. При этом управляемый делитель 21 частоты управляет частотой импульсов, поступающих на счетный вход счетчика 19, в соответствии с разностью кодов между поступившей . Х; и предыдущей Х абсциссами.Реверс счетчика 7, в зависимости от знаков разности с выходов 9 и 20 блоков 8 и 3 соответственно, определяется состоянием сумматора 29 по модулю два. При этом нулевой код на выходе сумматора 29 соответствует режиму суммирования счетчика 7, а единичный код - режиму вычитания.Устройство работает следующим образом.В исходном состоянии реверсивные счетчики 7, 14 и 19 регистр 1 аргумента и буферный регистр 13 установлены в нуль, а триггер 24 - в еди ницу, Нулевой код с инверсного выхода триггера 24 закрывает элемент И 31, запрещая поступление сигнала сравнения с выхода 10 блока 8 на счетный вход счетчика 14 адреса, и элемент И 5, запрещая прохождение импульсов с генератора 4 импульсов на счетные входы счетчиков 7 и 19. Таким, образом, по нулевому коду счетчика 14 из первых ячеек блоков 17 и 18 памяти извлекаются нулевые коды и на выходе 22 блока 3 вычитания аргумента формируется передний. фронт сигнала сравнения. Передний фронт сигнала сравнения с выхода 22 блока 3 поступает на стробирующяй вход регистра 1, разрешая прием кода первого значения аргумента Х . При поступлении в блок 3 кода аргумента Х х на выходе 22 формируется задний Фронт сигнала сравнения. По единичному коду с прямого выхода триггера 24 через элемент И 27 импульсы с выхода генератора 4 поступают на счетный вход счетчика 14 адресов блоков 17 и 18 памяти и по разрешающему сигналу с прямого выхода 344 4триггера 24 коды узловых точек .абсциссы и ординаты соответственно записываются в счетчики 19 и 7.По достижении счетчиком 14 адреса кода, соответствующего узловой точке с координатами Х У наЩф выходе 20 блока 3 изменится знак (по разности кодов Х-Х.щ , в реэуль тате чего сработает формирователь 26 импульсов и триггер 24 обнулится. По заднему фронту с прямого выхода триггера 24 код аргумента. Х запишется в буферный регистр 13. При этом закроется элемент И 27, и снииается разрешение установки кодов в счетчиках 7 и 19. На выходе 1 О блока 8 сформируется передний фронт сигнала сравнения кода Х с выходов счетчика 7 и блока 18 памяти. Задержанный элементом 25 задержки, на время, необходимое для формирования переднего фронта сигнала сравнения с выхода 10 блока 8, единичный код с инверсного выхода триггера 24 поступает на вход элемента И 5, подготавливая преобразователь к интерполяции функпий. Передний фронт сигнала сравненияс выхода 1 О блока 8 поступает через.элемент ИЛИ 23 на вход элемента И 5,закрывая его на время установки коэффициента деления делителей 6 и 21частоты, иа вход стробирования блока11 деления, разрешая вычисление коэфФициента передачи делителя 6 частоты, на вход стробирования управляемого делителя 21 частоты, разрешаяприем разности кодов абсцисс иэ блока 1 б вычитания. По переднему Фронтусигнала сравнения в соответствии сознаком разности кодов Х(,-Х, из кодасчетчика 14 вычитается единица. Такииобразом, по коду счетчика 14 из бло;ков 17 и 18 памяти извлекаются кодыабсциссы Х и ординаты У ( ш-гоучастка аппроксимации. При этом блоком 8 вычисляется разность кодовУ.( -У между значением блока 18 памяти и счетчиком 7, а блоком 16 -Разность кодов Х, -Х ш иеждУ значением блока 17 памяти и буферногорегистра 13,Блок 11 деления вычисляет коду:в. ( -у.М, -Х,управляющий коэффициентом передачи де 17634445 лителя 6 частоты на ш-м участке ап. проксимации.После поступления в блок 8 кодаординаты У,на выходе 10 блока 8вырабатывается задний фронт сигналасравнения, задержанный на время, необходимое для устаневки коэффициентапередачи в делителе 6 частоты.По заднему фронту сигнала сравне- Ония в делителе 21 частоты устанавливается коэффициент передачи всоответствии с разностью кодовХ -Хиз блока 16, открываетсяэлемент И 5 и импульсы с выхода генератора 4 импульсов поступают насчетный вход реверсивного счетчика7, который в соответствии с состоянием сумматора 29 по модулю двабудет находиться в режиме суммирования, Начинается ступенчато-линейная интерполяция функции на та-м интервале аппроксимации, причем частота импульсов с выхода генератора 4, поступающая на счетчик 7 результата определяется коэффициентом деления делителя 6 частоты, а на счетчик 19 аргумента - коэффициентом деления делителя 21 частоты. По заднему фронту задержанного сигнала срав-ЗО нения код абсциссы Х, переписывает ся в буферный регистр 13.По совпадению кода счетчика 19 и кода аргумента Хна выходе 22 обнуления блока 3 формируется импу льсный сигнал, по переднему фронту которого элемент И 5 закрывается и разрешается прием следующего значения кода аргумента Х+ в регистр 1. При этом на выходе 20 блока 3 , 40 формируется знак разности кодов Х-Хх, изменяющий реверс счетчика 19 и через сумматор 29 реверс счетчика 7. По заднему фронту сигнала сравнения с выхода 22 блока 3, задержанному на время установки знака реверса счетчиков 19 и 7, откры вается элемент И 5 и начинается . отработка аргумента Х, . Коэффициент деления делителей 6 и 21 часто ты останется прежним, так как не сформировался сигнал сравнения с выхода 10 блока 8. По достижении счетчиком 19 кода Х, на выходе 22 блока 3 сформируется очередной 55 импульсный сигнал сравнения, по переднемч фронту которого элемент И 5 закроется и на вход стробирования регистра 1 поступит разрешение на прием кода следующего значения аргумента ХПри поступлении в блок 3 кода аргумента Х , на выходе 20 блока 3 сформируется знак разности. кодов Х, -Х , управляющий реверсом счетчиков 19 и 14 и через сумматор 29 реверсом счетчика 7, а на выходе 22 обнуления блока 3 - задний фронт сигнала сравнения, открывающий элемент И 5. Таким образом, начиыается отработка поступившего аргумента Х + в соответствии .с коэффи. циентом передачи делителя 6 частоты данного, участка аппроксимации.По достижении счетчиком 7 кода узловой точки ординаты У,счетчик 19 достигнет кода абсциссы Х. На выходе 1 О блока 8 сформируется импульсный сигнал сравнения, по переднему фронту которого элемент И 5 закрывается, счетчик 14 переводится в следующее состояние в соответствии со знаком разности кодов Х, -Х, Из блоков 17 и 18 памяти извлекаются коды абсциссы Х и ординаты У(ш)-го участ. ка аппроксимации. Блок 11 деления вычисляет код, управляющий коэффициентом,передачи делителя 6 частоты на данном участке аппроксимации. По заднему фронту сигнала сравнения, задержанному на время установки коэффициентов передачи делителей 6 и 21 частоты, открывается элемент И 5 и начинается воспроизведение данного участка функции. По заднему фронту задержанного сигнала сравнения код абсциссы узловой точки Х , переписывается в буферный регистр 13. Таким образом, происходит ступенчато-линейная интерполяция функций в зависимости от кода поступившего аргумента. На последующих участках аппроксимации преобразователь работает аналогично. Выходной код счетчика при необходимости может быть преобразован в аналоговый сигнал.Таким образом, в предложенном функциональном преобразователе по сравнению с известным повышается быстродействие, в частности при воспроизведении функций, имеющих больную крутизну в начальный момент преобразования, а также расширяются функциональные воэможности за счет отЪработки знакопеременноГО арРумектав пределах участка аппроксийации.1176344 К+2 Составител орин алий одписн 4/ ая, 4 Патент". г. Ужгород, ул. Пр Филиал ктор И. Ковальчук аз 5363/49 Ти ВНИЙПИ Государственно по делам изобрет 113035, Москва, Ж