Дискретное устройство синхронизации

.юи РЕТЕН ИИДЕТВЪС 54) (5 ОНИЗА отлич с целью п ния, введ причем выхполнитель тво ССС979 т 0 ходу зап к второ лемента го гене СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИ К АВТОРСКОМУ(прототип). ДИСКРЕТНОЕ УСТРОЙСТВО СИНХпо авт. св. У 786034,а ю щ е е с я тем, что,вьппения точности фазирован дополнительный элемент Иод элемента ИЛИ через доый элемент И подключен кси управляемого делителя,у входу дополнительногоподключен выход задающеора.1 11099Изобретение относится к техникесвязи, а именно к технике передачидискретных данных, и может быть использовано в устройствах автоматическойподстройки частоты для обеспечениясинхронной работы в системах передачи - приема дискретной информации.По основному авт. св. Р 736034известно дискретное устройство синхронизации, содержащее блок выделенияфронтом сигнала и последовательносоединенные задающий генератор, блокуправления и управляемый делитель,а также регистр задержки, регистрпамяти, сумматор, элементы ИЛИ, И,ИЛИ-НЕ, коммутатор и дешифратор,выход которого через последовательносоединенные регистр задержки, элементы И и ИЛИ-НЕ подключен к второмувходу блока управления, причем выходблока выделения фронтов сигнала под"ключен к первому входу регистра памяти и соответственно через коммутатор и через элемент ИЛИ к соответствующим входам управляемого дели теля, выход которого подключен квходам дешифратора, причем выходырегистра памяти подключены к входамсумматора, первый выход которого подключен к второму входу элемента И,а вторые выходы - к вторым входамрегистра памяти, третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, вторым входом элементаИЛИ и вторым выходом регистра за 35держки, второй вход которого соединен с выходом задающего генератора ивходом блока выделения фронтов сигнала, выход которого подключен ктретьему входу элемента ИЛИ-НЕ,40при этом вторые входы сумматора икоммутатора объединены 1,Однако известное устройство имеет недостаточную точность фазирования с приходом входной посылки информации, так как время действия инверс45:ного кода полупериода тактовой пос,ледовательности на выходнах шинах коммутатора определяется тем же импульсом, которым производится запись это,го кода в управляемый делитель. Поэ О,тому из-за разброса временных характеристик схемы коммутатора и элемента ИЛИ возможна запись ложной величи-,ны значения инверсного кода полупери.ода тактовой последовательности в 55управляемый делитель. По этой причине импульс на выходе устройства можетсместиться по времени на край эле 28 2ментарной посылки принимаемоч информации, что повлечет эа собой сбойсинхронизации.Цель изобретения - повышение точности фазирования,Для достижения цели в дискретноеустройство синхронизации, содержащееблок выделения фронтов сигнала ипоследовательно соединенные задающийгенератор, блок управления и управляемый делитель, а также регистр задержки, регистр памяти, сумматор,элементы ИЛИ, И, ИЛИ-НЕ, коммутатори дешифратор, выход которого черезпоследовательно соединенные регистрзадержки, элементы И и ИЛИ-НЕ подключен к второму входу блока управления, причем выход блока вьделенияфронтов сигнала подключен к первомувходу регистра памяти и через коммутатор к соответствующим входам управляемого делителя и первому входу эле.мента ИЛИ, при этом выходы управляемого делителя подключены к входам дешифратора, а выходы регистра памятиподключены к входам сумматора, первый выход которого подключен к второму входу элемента И, а вторые выходы - к вторым входам регистра памяти,третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, вторымвходом элемента ИЛИ и вторым выходомрегистра задержки, второй вход которого соединен с выходом задающегогенератора и входом блока вьделенияфронтов сигнала, выход которого подключен к третьему входу элементаИЛИ-НЕ, причем вторые входы сумматора и коммутатора объединены, введендополнительный элемент И, причем выход элемента ИЛИ через дополнительный элемент И подключен к входу за"писи управляемого делителя, а к второму входу дополнительного элемента Иподключен выход задающего генератора. На фиг. 1 приведена структурнаяэлектрическая схема дискретного устройства синхронизации; на фиг. 2 -временные диаграммы, поясняющие егоработу,Дискретное устройство синхронизации содержит блок 1 вьделения фронтов сигнала, задающий генератор 2,блок 3 управления, управляемый делитель 4, регистр 5 задержки, регистр 6 памяти, сумматор 7, элементИЛИ 8, элемент И 9, элемент ИЛИ-НЕ 10,3 11коммутатор 11, дешифратор . 12 и дополнительный элемент И 13,Дискретчое устройство синхронизации работает следующим образом.На входных шинах устанавливаетсядвоичный код периода тактовой последовательности входной информации,Входной сигнал (фиг. 2 б) поступает в блок 1 вьщеления фронтов сигнала, где осуществляется привязка информации к частоте задающего генератора 2 (фиг. 2 а,в) и производитсяформирование импульсов, соответствующих переднему и заднему фронтам посылок принимаемого сигнала, для организации подсинхронизации устройства(фиг. 2 г). С выхода блока 1 выделения фронтов сигнала (фиг, 2 д) этиимпульсы, несколько задержанные относительно импульсов (фиг, 2 г), поступают на вход Ч коммутатора 11 и элемент ИЛИ 8 (величина задержки определяется элементами схемы блокавьщеления фронтов сигнала). При этомна выходных шинах коммутатора 11устанавливается инверсный код полупериода тактовой последовательностивходной информации. Поскольку приформировании кода полупериода производится сдвиг кода периода на одинразряд в сторону младшего только навремя действия импульсов с выходаблока 1 вьщеления фронтов сигнала(фиг. 2 д), то на выходных шинах коммутатора 11 значение разрядов кода вразрядах 8-11 будет иметь импульсныйхарактер (фиг. 2 м,л,к,и) и эти импульсы задержатся относительно импульсов с выхода блока 1 вьщеленияфронтов сигнала (величина задержкиопределяется элементами схемы коммутатора), а значение разрядов кодав разрядах 12-14 будет иметь потенциальный характер (фиг, 2 з,ж,е),Импульс с выхода элемента ИЛИ 8(фиг. 2 н) задерживается также относительно импульсов с выхода блока 1выделения фронтов сигнала (фиг. 2 д)на величину, определяемую элементомИЛИ 8, а импульс, вьщеленный дополнительным элементом И 13 (фиг, 2 о),хотя и задерживается относительноимпульса с выхода задающего генератора 2 (фиг. 2 а) на величину, определяемую дополнительным элементомИ 13, однако находится по временив площади импульсов разрядов параллельного кода, т.е. его переднийфронт отстает от передних фронтов09928 4 55 10 15 20 25 30 35 40 45 50 импульсов параллельного кода, а задний фронт будет опережать задние фронты импульсов параллельного кода (фиг. 2 и,к,л,м,о). Этим импульсом (фиг. 2 о) переписывается инверсный код полупериода тактовой последовательности входной информации в управляемый делитель и импульс, сформи рованный на выходе устройства, по времени располагается практически в середине первого элементарного импульса входной информации. Дальнейшее соблюдение этого условия обеспечивает стабильность задающего генератора 2 и путем исключения импульсов задающего генератора 2 на входе управляемого делителя 4.Если производить запись кода полупериода в управляемый делитель 4 импульсом с выхода элемента ИЛИ 8 (фиг, 2 н), как в известном устройстве, и если учесть, что запись производится по заднему фронту импульса, то в этом случае в управляемый делитель 4 запишется ложный код, а именно 1111101 вместо действительного значения 1111010, и первый импульс, сформированный на выходе устройства, окажется смещенным в сторону опережения на край элементарного импульса входной информации, т.е. произойдет сбой синхронизации из-за неточности начальной установки фазы первого выходного импульса.Одновременно импульс с блока 1 выделения фронтов сигнала сбрасывает в ноль регистр 6 памяти и через элемент ИЛИ-НЕ 10 поступает на блок 3 управления, где производится исключение одного импульса задающего генератора 2 на входе управляемого делителя 4. Таким образом, в управляемом делителе 4 устанавливается код, равный разности емкости управля емого делителя 4 и инверсного кода половинного значе 1 ия периода. Далее подсчитывается количество поступающих эталонных импульсов и при достижении в управляемом делителе 4 значения .кода, равного 11.. 101, на дешифраторе 12 вырабатывается импульс, который с выхода дешифратора 12 поступает на вход регистра 5 задержки. Сдвиг регистра 5 задержки производится импульсами задающего генератора 2. С выхода первого разряда регистра 5 задержки импульс поступает на выход устройства, располагается по времени практически в середине элемен 1109928тарной посылки принимаемой информации и переписывает по переднему фронту значение кода сумматора 7 в регистр б, памяти, выходы которого соединены с одноименными входами А сумматора 7, 5 При этом на выходе сумматора 7 появится результат сложения остатка Ь С, подключенного к входам В, и значения кода, записанного в регистр б памяти. Этот же импульс поступает иа10 элемент ИЛИ 8, т,е. производится аналогичная предыдущей запись в управляемый делитель 4 установленного на выходе коммутатора 11 кода, но соответствующего уже периоду такто вой последовательности в дискретах задающего генератора 2. Этот же импульс поступает на элемент ИЛИ-НЕ 10, т.е. производится исключение одного импульса задающего генератора 2 на 20 входе управляемого делителя 4. Импульс с последнего разряда регистра 5 задержки не проходит через элемент И 9, закрытый низким потенциалом с ;выхода переноса .сумматора 7. Посколь ку в процессе работы управляемого делителя 4 производится исключение импульса на его входе каждым выходным импульсом и выходной импульс дополнительно задерживается на один дискрет зО задающего генератора 2, дешифратор 12 собирается на число 11.,.101 и выполняется с помощью ячейки совпадения на Ь+1)п входов.Последующие импульсы на выходе устройства появляются с опережением относительно действительного значения на величину остатка дС, Это рас,согласование растет с каждым периодом, а при достижении или превышении 4 О значения дискрета задающего генера- ф тора 2 с сумматора 7 поступит сигнал переноса как разрешение на прохождение импульса с последнего разряда регистра 5 задержки через элементИ 9 на элемент ИЛИ-НЕ 10. В результате исключается один импульс задающего генератора 2 на входе управляемого делителя 4, При этом обеспечивается синфаэность выходных импуль-,сов.Разрешающий потенциал с выходапереноса держится до появления импульса на выходе устройства, которыйперепишет значение кода на выходеЬсумматора 7 как остаток дй в регистр6 памяти, а на выходе сумматора 7 после этого появится сумма дй + д иснимется сигнал переноса. Следующееисключение импульса на входе управляемого делителя 4 произойдет, когдановая сумма превысит значение дискрета задающего генератора 2. Задержкаимпульсов относительно выходных импульсов выбирается, исходя из быстродействия работы сумматора 7 и регистра 6 памяти,Таким образом, после начальнойустановки импульсы на выходе устройства смещаются в сторону опереженияотносительно действительного значения периода тактовой последовательности на величину не более чем дискрет задающего генератора.Кроме того, дискретное устройствосинхронизации обеспечивает работус входными сигналами, имеющими большую скважность и разные номиналы пе-риода тактовой последовательности,как кратные, так и не кратные периоду задающего генератора в пределахемкости управляемого делителя.Предлагаемое устройство обладаетвысокой точностью фазирования.