Устройство для регистрации ошибок в цифровых системах связи

09) (11) СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСН ИХРЕСПУБЛИН 3(5 р Н 04 1, 1/1 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ТОРСКОЬЮ ЬСТ юл, У 31И.Н.Михайлов,Приказюк088.8)В. и др. ЦифровыеМ., "Связь", 197 Ап 1 шргоч Рзецйог-РегесЕпя 1 пеег186-187 бицепсе Ег Е 1 есггса1980, р о клюГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) (57) УСТРОЙСТВО ДЛЯ РЕГИСТРАЦИИОШИБОК В ЦИФРОВЫХ СИСТЕМАХ СВЯЗИ,содержащее блок вьщеления ошибок,первый и второй входы которого являются входами устройства, счетчик-делитель, первый вход которого объединен с первым входом блока выделенияошибок, а первый выход подключен кпервому входу первого триггера, первый выход которого подключен к третьему входу блока вьщеления ошибок,а также последовательно соединенныеблок первоначального запуска и элемент ИЛИ-НЕ, выход которого подключен к второму входу счетчика-делителя, о т л и ч а ю щ е е с я тем,что, с целью повышения точности регистрации ошибок, введены счетчикошибок, счетчик времени измерения,элемент задержки, элементы И-НЕ,два триггера, два элемента ИЛИ иэлементы И, при этом выход первогоэлемента И-НЕ подключен к первомувходу второго триггера, выходы которого подключены соответственно к первым входам второго и третьего элементов И-НЕ, к вторым входам которыхподключен второй выход счетчика-делителя, выход второго элемента И-НЕподключен к второму входу второготриггера и к первому входу счетчикаошибок, к второму входу которогоподключен выход третьего элемента И-НЕ, выходы счетчика ошибок через четвертый элемент И-НЕ подключенык первому входу первого элемента ИЛИ,к второму входу которого, к третьему входу счетчика ошибок и к первомувходу второго элемента ИЛИ подключенвторой выход блока первоначальногозапуска, выход первого элемента ИЛИподключен к второму входу первоготриггера, первый выход которого подключен к первому входу первого элемента И, к второму входу которого,к первому входу второго элемента Ии к первому входу первого элемента ИНЕ подключен выход блока вьщеления,ошибок, выход первого элемента И подключен к второму входу элемента ИЛИ-НЕпри этом первый вход устройства объединен с первым входом третьего элемента И, выход которого подключен к первому входу счетчика времениизмерения, выход которого подключенк первому входу третьего триггера,к второму входу которого подключенпервый выход счетчика-делителя, выходтретьего триггера подключен к вторымвходам второго и третьего элементов И и к первому входу четвертогоэлемента И, к второму входу которогоподключен первый выход первого триггера, выход четвертого элемента И.подключен к второму входу второгэлемента ИЛИ, выход которого подчен к второму входу счетчика времени1109923измерения и к первому входу элемен- при этом второй выход первого триггета задержки, к второму входу которо- ра подключен к второму входу первого го подключен выход второго элемента И элемента И-НЕ.1Изобретение относится к технике связи и может быть использовано в устройствах контроля и измерения достоверности в трактах систем цередачи.Известно устройство для регистра ции ошибок в цифровых системах связи, содержащее блок вьщеления ошибок, счетчик-делитель, первый вход которого объединен с первым входом блока вьщеления ошибок, а также эле мент ИЛИ-НЕ и блок первоначальногозапуска 11.Наиболее близким к изобретению является устройство для регистрации ошибок в цифровых системах связи, 15 содержащее блок выделения ошибок, первый и второй входы которого являются входами устройства, счетчик- делитель, первый вход которого объединен с первым входом блока выделе ния ошибок, а первый выход подключен к первому входу первого триггера, первый выход которого подключен к третьему входу блока выделения ошибок, а также последовательно соеди ненные блок первоначального запуска и элемент ИЛИ-НЕ, выход которого подключен к второму входу счетчийаделителя 121Однако известные устройства обла цают низкой точностью регистрации ошибок.Цель изобретения - повышение точности регистрации ошибок.Для достижения поставленной цели в устройство для регистрации ошибок и цифровых системах связи, содержащее блок вьщеления ошибок, первый и второй входы которого являются входами устройства, счетчик-делитель, 40 первый вход которого объединен с первым входом блока выделения ошибок, а, первый выход подключен к первому вхо" ду первого триггера, первый выход которого подключен к третьему входу 45 блока вьщеления ошибок, а также последовательно соединенные блок перво 2начального запуска и элемент ИЛИ-НЕ, .выход которого подключен к второму входу счетчика-делителя, введены счетчик ошибок, счетчик времени измерения, элемент задержки, элементы И-НЕ, два триггера, два элемента ИЛИ и элементы И, при этом выход первого элемента И-НЕ подключен к первому входу второго триггера, выходы которого подключены соответственно к первым входам второго и третьего элементов И-НЕ, к вторым входам которых подключен второй выход счетчика-делителя, выход второго элемента И-НЕ подключен к второму входу второго триггера и к первому входу счетчика ошибок,к второму входу которого подключен выход третьего элемента И-НЕ, выходы счетчика ошибок через четвертый элемент И-НЕ подключены к первому входу первого элемента ИЛИ, к второму входу которого, к третьему входу счетчика ошибок и к первому входу второго элемента ИЛИ подключен второй выход блока первоначального запуска, выход перво,го элемента ИЛИ подключен к второму входу первого триггера, первый выход которого подключен к первому входу первого элемента И, к второму входу которого, к первому входу второго элемента И и к первому входу первого элемента И-НЕ подключен выход блока выделения ошибок, выход первого элемента И подключен к второму входу элемента ИЛИ-НЕ, при этом первый вход устройства объединен с первым входом третьего элемента И, вйход которого подключен к первому входу счетчика времени измерения, выход которого подключен к первому входу третьего триггера, к второму входу которого подключен первый выход счетчика-делителя, выход третьего триггера подключен к вторым входам второго и третьего элементов И и к первому входу четвертого элемента И, к второму входу которого подключен первый выход первого триггера, выход четвертого элемента И подключен к второму входу второго элемента ИЛИ, выход которого подключен к второму входу счетчика времени измерения и к первому входу элемента задержки, к второму входу которого подключен выход второго элемента И, при этом второй выход первого триггера подключен к второму входу первого элемента И-НЕ.На чертеже приведена структурная электрическая схема предлагаемого устройства.,Устройство содержит блок 1 вьделения ошибок, элемент ИЛИ-НЕ 2, счетчик-делитель 3, первый триггер 4, блок. 5 первоначального запуска, пермф 20 выи элемент И-НЕ 6, второй триггер 7, второй элемент И-НЕ 8, третий элемент И-НЕ 9, первый элемент И 10, счетчик 11 ошибок, четвертый элемент И-НЕ 12, первый элемент ИЛИ 13ф 25 второй элемент И 14, счетчик 15 времени измерения, третий триггер 16,третий элемент И 17, элемент 18 задержки, четвертый элемент И 19 и второй элемент ИЛИ 20.30Устройство работает следующим образом.На первый вход блока 1 выделения ошибок поступают импульсы тактовой частоты, на второй вход - исследуе 35 мая входящая цифровая последовательность, а на третий - сигнал "Сброс" с первого выхода первого триггера 4. С выхода блока 1 выделения ошибок сигналы ошибок подаются через первый элемент И-НЕ 6 на первый вход второго триггера 7, при этом на его первом выходе появляется сигнал. Блок 5 первоначального запуска срабатывает либо по заранее составлен 45 ной программе, либо с помощью оператора. При этом сигнал с его первого выхода через элемент ИЛИ-НЕ 2 сбрасывает счетчик-делитель 3 на и в исходное состояние, а сигнал с вто рого выхода блока 5 первоначального запуска сбрасывает счетчик 11 ошибок, и через второй элемент ИЛИ 20 элемент задержки 18 в исходное состояние, и через первый элемент ИЛИ 1355 устанавливает первый триггер 4 в состояние, при котором с его первого выхода снимается сигнал Сброс" на блок 1 вьщеления ошибок, вследствие чего последний устанавливается в исходное состояние, и на первый элемент И 10, разрешающий прохождение сигнала ошибок с выхода блока 1 выделения ошибок для сброса счетчика- делителя 3 на и. С второго выхода первого триггера 4 подается сигнал на второй вход первого элемента ИНЕ 6, запрещающий прохождение сигнала ошибок на первый вход второго триггера 7. С первого выхода второго триггера 7 сигнал ошибки проходит на первый вход счетчика 11 ошибок в том случае, когда счетчик-делитель 3 на и со своего второго выхода вьщает сигнал. С второго выхода второго триггера 7 сигнал сброса проходит на второй вход счетчика 11 ошибок в том случае, если за ш тактов не было зафиксировано вторым триггером 7 ни одной ошибки. При этом сигнал с второго выхода счетчика-делителя 3 на и поступает на второй вход третьего элемента И-НЕ 9 и разрешает прохождение сигнала сброса с второго выхода второго триггера 7 на второй вход счетчика 11 ошибок, который сбрасы-вается в исходное .состояние.При первоначальном определении ш последовательньм тактовых интервалов без ошибок в исследуемой входящей цифровой последовательности счет.чик-делитель 3 на п со своего первого выхода выдает сигнал, переводящий первый триггер 4 в состояние, при котором разрешается сигналом с его второго выхода прохождение сигнала ошибок с выхода блока 1 выделения ошибок через первый элемент И-НЕ 6 на первый вход второго триггера 7, а сигналом с первого выхода первого триггера 4 запрещается сброс блока 1 выделения ошибок и-прохождение сигнала ошибок с выхода блока 1 выделения ошибок через первый элемент И 10 для сброса счетчика-делителя 3 на и.При этом сигнал с первого выхода счетчик-делителя 3 на и переводит третий триггер 16 в состояние, при котором с .его выхода снимаются сигналы: на второй вход третьего элемента И 17, разрешающий включение счетчика 15 времени измерения, на второй вход второго элемента И 14, разрешающий прохождение сигнала ошибок с выхода блока 1 выделения ошибок на второй вход элемента 18 задержки, и на первый вход четвертогоэлемента И 19, разрешающий прохождение сигнала "Сброс" с первого выхода первого триггера 4 на первый вход элемента 18 задержки и второй вход счетчика 15 времени измерения. 5Повышение точности регистрации . цифровых ошибок достигается путем исключения из числа регистрируемых тех ошибок, вьделенных блоком 1 выделения ошибок, которые имеют высокую вероятность того, что они являются ложными ошибками.Процесс исключения ошибок, имеющих высокую вероятность того, что они являются ложными, состоит из двух последовательных этапов. На первом этапе до начала регистрации происходит правильная установка исходного состояния блока 1 выделения ошибок, счетчика 11 ошибок, элемента 18 задержки и поиск отсутствия ошибок во входящей цифровой последовательности в ш последовательных трактовых интервалах.Если в ш последовательно следующих тактовых интервалах зарегистрированы хотя бы по одной ошибке счетчиком 11 ошибок, то на его выходе появляется сигнал, соответствующий наличию проскальзывания во входящей ,цифровой последовательности, перево дящий первый триггер 4 в состояние, при котором на его первом выходе появляется сигнал "Сброс".На первом этапе последовательность работы элементов следующая.35С первого выхода блока 5 первоначального запуска Подается сигнал "Сброс" через элемент ИЛИ-НЕ 2 на второй вход счетчика-делителя 3 на и, с второго выхода - сигнал 40 "Сброс" счетчика 11 ошибок и сигнал, поступающий через первый элемент ИЛИ 13 на второй вход первого триггера 4, переводящий его в состояние, при котором с его первого выхода снимается 45 сигнал "Сброс" блока 1 выделения ошибок, и разрешающий прохождение сигнала ошибок через первый элемент И 10 для сброса счетчика-делителя 3 на п.50 В этом режиме сигнал ошибок через второй элемент И 14 на второй вход элемента 19 задержки не проходит, .так как третий триггер 16 находится 55 в состоянии, при котором на его выходе отсутствует сигнал. Счетчик 15 времени измерения не включен. После определения первых и безошибочных символов во входящей цифровойпоследовательности с первого выходасчетчика-делителя 3 на и подаетсясигнал на первый вход первого триггера 4, переводящий его в состояние,при котором на его первом выходе отсутствует сигнал "Сброс" и происходит запрет прохождения сигналов ошибок через первый элемент И 10 и элемент ИЛИ-НЕ 2 на второй вход сбросасчетчика-делителя 3 на и, а с второго выхода снимается сигнал, разрешаю.щий прохождение сигнала ошибок черезпервый элемент И-НЕ б на первый входвторого триггера 7. В это же времясигнал с первого выхода счетчика-делителя 3 на и поступает на второйвход третьего триггера 16 и переводитего в состояние, при котором с еговыхода подаются сигналы: на второйвход третьего элемента И 17, разрешающий включение счетчика 15 времениизмерения, на второй вход второгоэлемента И 14, разрешающий прохождение сигнала ошибок на второй входэлемента 18 задержки, на первыйвход четвертого элемента И 19, разрешающий прохождение сигнала "Сброс"с первого выхода первого триггера 4на второй вход счетчика 15 времениизмерения и первый вход элемента 18задержки.На втором этапе в процессе регистрации все ошибки, поступающие с выхода блока 1 выделения ошибок, задерживают на время, в течение которогоопределяется степень истинности дан-,ных ошибок. Те ошибки, которые имеют невысокую вероятность того, чтоони являются истинными, исключаютсяиз процесса регистрации.,На втором этапе возможны два случая. Во-первых, в К-последовательных ш тактовых интервалах входной цифровой последовательности зарегистрированы хотя бы по одной ошибке, соответствующие наличию проскальзывания или скачка фазы в указанной последовательности. При этом с К выходов, счетчика 11 ошибок через четвертый элемент И-НЕ 12 подается сигнал, переводящий первый триггер 4 в состояние, при котором с его первого выхода подается сигнал "Сброс " на блок 1 вьделения ошибок, счетчик 15 времени измерения и элемент 18 задержки, аУ 11099 также разрешающий прохождение сигналов ошибок через первый элемент И 10 и элемент ИЛИ-НЕ 2 для сброса счетчика-делителя 3 на и. Далее процесс происходит аналогично первому режиму,Во-вторых, режим измерения происходит до момента, пока с выхода счетчика 15 времени измерения не поступает сигнал на третий триггер 1 б, переводящий его в состояние, при котором Ю на его выходе появляются сигналы: отключающий счетчик 15 времени измерения через третий элемент И 17, запрещающий прохождение сигнала ошибок через второй элемент И 14, запрещаю з щий прохождение сигнала "Сброс" через четвертый элемент И 19 и второй элемент ИЛИ 20 на первый вход элемента 18 задержки. При этом с выхода элемента 18 задержки снимается сиг нал, характеризующий количество ошибок за заданное время измерения Сг,гг.Необходимо отметить, что величина К выбирается такой, чтобы с требуемой достоверностью обнаружить ггро 23 8скальзывание или скачок фазы из соотношения, аР, = 11 - (1-) ),где Р 1 - вероятность ложного обнаружения проскальзывания;Р . - вероятность ошибки одиночного символа,К - количество йоследовательныхш-тактовых интервалов, количество выходов счетчика1ошибокпри Р,гы 1, РгФ (щи)Величина г, обеспечивающая режимсчета ошибок в отсутствие проскальзывания или скачка фазы во входящейцифровой последовательности, выбирается из расчета обеспечения с требуе"мой достоверностью режима счета ошибок в отсутствие проскальзываний,Значение г можно определить, например, из соотношенияР е (Роы)",где Р- вероятность ложного обнаружения отсутствия проскаль- зывания1109923 Составитель С.ОсмоловскийТехред М.Кузьма Корректор О.Тигор Редактор О,Юрковецкая Заказ 6103/43 Тираж б 35 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035 Москва, Ж, Раушская наб., д. 4/5Подписное Филиал ППП "Патент", г.ужгород, ул.Проектная, 4