Адаптер канал-канал

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУч(54 ) ( 57) 1. АДАПТЕР КАНАЛ-КАНАЛ, состоящий из двух полуадаптеров, вкаждом иэ которых выходы регистракоманд через дешифратор команд соединены с первыми входами узла управления, второй вход которого подключен к выходу узла сравнения адресов, первые выходы узла управления непосредственно, а вторые выходы через регистр байта состояниясоединены соответственно с первымии вторыми входами группы элементовИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управления, авыходы - с третьими входами группыэлементов ИЛИ другого полуадаптера,входы-выходы узла управления соединены с входами-выходами узла управ,ления другого полуадаптера, четвертый выход узла управления подключен ко второму входу регистра командо т л и ч а ю щ и й с я тем, что,с целью повышения контролепригодности за счет обеспечения контроляадаптера канал-канал с помощью одной ЦВМ и/или переключения на резервную ЦВМ, в каждый из полуадантеров дополнительно введены входнойи выходной коммутаторы интерфейса,второй регистр адреса, коммутатор З(59 Й б 3/042 06 5 15 16 адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторъм входам полуадаптера, первые выходы - к третьим входам зла управления, а вторые выходы - ко вторым входам регистра команд, узла сравнения адресов и буферного регистра, первые и вторые входы выходного коммутатора интерфейса соединены соответственно с пятыми выходами узла управления и с выходами группы элементов ИЛИ, а первые и вторые выходы - соответственно с первыми и вторыми выходами полу- адаптера, первые и вторые входы коммутатора адреса подключены соответ- щ ственно к выходам первого и второго регистров адресов, а выходы к первым входам узла сравнения адресов и четвертьи входам группы элементов ИЛИ, управлякзцие входы вход - .ного и выходного коммутаторов интерфейса совместно с управляющими входом коммутатора адреса соединены с вторьм выходом регистра командвторого полуадаптера, а второй выход регистра команд подключен к управлякщим входам входного и выходного ковакутаторов интерфейса и коммутатора адреса другого полуадаптера. 2. Адаптер по п.1, о т л и ч аю щ и й с я тем, что узел управления содержит входной дешифратор, триггеры состояний, дешифратор состояний, выходной дешифратор, генера. тор синхросигналов, триггер ОКОНЧАНИЕ и триггер ОЖЙДАНИЕ, причем пер. вые, вторые и третьи входы входного дешифратора и первые, вторые, третьи, четвертые, пятые выходы выходного дешифратора являются соответственно первы 4 и, вторыки, третьими входами и первыжи, вторыми, третьими, четвертыми и пятыми выходами узла, а10 б 7492 четвертые входы входного дешифратора соединены с шестыми выходами выходного дешифратора, с выходамитриггеров ОКОНЧАНИЕ и ОЖИДАНИЕ иподключены к входам-выходам узла,выходы входного дешифратора подключены к соответствующим динамическимвходам триггеров состояний, входсинхронизации каждого из которыхсоединен с выходом генератора синхросигналов, а выходы - с соответствующими входами дешифратора состояний, выходы которого подключены к пятым входам входного дешифратора и ко вторым входам выходноИзобретение относится к вычислительной технике и может использоваться для связи цифровых вычислительных машин (ЦВМ) в многомашинном вычислительном комплексе. 5Известны устройства, содержащиерегистры, формирователи, триггеры,элементы ИЛИ, блоки коммутации,предназначенные для сопряжения ЦВМмногомашинных комплексов Г 11 и 23. 1 ОНедостатком этих устройств является.то, что обмен информациеймежду ЦВМ производится под непосредственным управлением процессоровсопрягаемых ЦВМ, что значительноснижает производительность вычислительного комплекса.Наиболее близким к предлагаемому является адаптер канал-канал,содержащий буферный регистр, входамии выходом, подключенный к двум иден Отичным блокам связи с каналом, каждый из которых обслуживает канал,подключенный к нему через интерфейсввода-вывода, и содержит узел входных сигналов, регистр команд, дешифратор команд, регистр адреса,узел сравнения адресов, узел управления, узел выходных сигналов и регистр байта состояния С 31.Тестовые и диагностические программы проверки известного адаптера приходится размещать в двух ЦБЧ,которые он сопрягает. Эти программысильно связаны, что приводит к чрезмерному их усложнению. существует 35возможность при тестировании подключать адаптер к двум каналам однойЦВМ и производить диагностику с помощью программы этой ЦВМ. Но в этомслучае проверка адаптера связана с 40механической перекоммутацией разъемовФи, как следствие, увеличением времени ремонта. При обнаружении него дешифратора, соединенного первыми входами с первыми, третьими и четвертыми входами входного дешифратора, а третьими входами - с шестыми входами входного дешифратора и с выходами триггеров ОЖИДАНИЕ н ОКОНЧАНИЕ, подключенных входами установки соответственно к седыюм и восьмам выходам выходного дешифратора, причем вход сброса триггера ОКОНЧАНИЕ подключен к девятому выходу вьиодного дешифратора, а вход сброса триггера ОЖИДАНИЕ - ко входу-выходу узла,исправности э одной из ЦВМ переключение на резервную ЦВМ также связано с механической перекоммутацией разъемов . Таким образом, недостатком известных устройств являются большие потерй времени при поиске неисправностей и переключении на резервную ЦВМ.Цель изобретения - расширение функциональных возможностей путем обеспечения контроля адаптера канал-канал с помощью диагностических программ только одной из цВМ, входящих в вычислительный комплекс и/или обеспечения переключения на резервную ЦВМ без механической перекоммутации разъемоэ,Поставленная цель достигается тем, что в адаптер канал-канал, состоящий из двух полуадаптеров, в каждом из которых выходы регистра команд через дешифратор команд соединены с первыми входами узла управления, второй вход которого подключен к выходу узла сравнения адресов, первые выходы узла управления непосредственно, а вторые выходы через регистр байта состояния соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управления, а выходы - с третьими входами группы элементов ИЛИ другого полуадаптера, входы-выходы узла управления соединены с входами-выходами узла управления другого полуадаптера, четвертый выход узла управления подключен ко второму входу регистра команд, в каждый из полуадаптеров дополнительно вветь 10 15 20 25 30 дены входной и выходной коммутаторыинтерфейса, второй регистр адреса,коммутатор адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторым входамполуадаптера, первые выходы - к треим входам узла управления, а вторые выходы - ко вторыи входам регистра команд, узла сравнения адресов и буферного регистра, первыеи вторые входы выходного коммутатора интерфейса соединены соответственно с пятыми выходами узлауправления и с выходами группы элементов ИЛИ, а первые и вторые выходы - соответственно с первыми ивторыми выходами полуадаптера, первые и вторые входы коммутатора адреса подключены соответственно квыходам первого и второго регистровадресов, а выходы - к первым входамузла сравнения адресов и четвертымвходам группы элементов ИЛИ, управ.лякщие входы входного и выходногокоммутаторов интерфейса совместнос управляющимивходом коммутатораадреса соединены с вторым выходомрегистра команд второго полуадаптера, а второй выход регистра командподключен к управляющим входам входного и выходного коммутаторов интерфейса и коьиутатора адреса другого полуадаптера. Кроме того, узел управления полу- адаптера содержит входной дешифра тор, триггеры состояний, дншифратор состояний, выходной дешифратор, генератор синхросигналов, триггер ОКОНЧАНИЕ и триггер ОЖИДАНИЕ, причем первые, вторые и третьи входы вход ного дешифратора и первые, вторые, третьи, четвертые, пятые выходы выходного дешифратора являются соответственно первыми, вторыми, третьими входами и первыми, вторыми, третьими, четвертыми, пятыми выходами узла, а четвертые входы входного дешифратора соединены с шестыми выходами выходного дешифратора, с выходами триггеров ОКОНЧАНИЕ и ОЖИДАНИЕ и подключены к входам-выходам узла, выходы входного дешифратора подключены к соответствующим динамическим входам триггеров состояний, вход синхронизации каждого из которых соединен с выходом генератора сии хросигналов, а выходы - с соответствумщими входами дешифратора состояний,выходы которого подключены к пятым входам входного дешифратора и ко вторым входам выходного деши фратора, соединенного первыми входами с первыми, третьими и четвертыми входами входного дешифратора, а третьими входами - с шестыми входами входного дешифратора и с вы ходами триггеров ОЖИДАНИЕ и ОКОНЧАНИЕ, подключенных входами установки соответственно к седьмым ивосьмым выходам дешифратора, причем вход сброса триггера ОКОНЧАНИЕподключен к девятому выходу выходного дешифратора, а вход сброса триггера ОЖИДАНИЕ - ко входувыходу узла.На фиг.1 приведена функциональная схема адаптера канал-канал;на фиг.2 - функциональная схемаузла управления адаптера канал-канал.Адаптер канал-канал состоит из двух полуадаптеров 1 и 2, каждыйиэ которых содержит регистр команд3., дешифратор команд 4, первый регистр адреса 5, узел сравнения адресов 6, узел управления 7, группу элементов ИЛИ 8, регистр байта состояния 9, буферный регистр 10, входной 11 и выходной 12 коммутаторы интерфейса, второй регистр адреса 13, коммутатор адресов 14, первые и вторые входы полуадаптера(для полуадаптера 1 соответственно шины 15 и 17, для полуадаптера 216 и 18), первые и вторые выходы полуадаптера (для полуадаптера 1 шины 19 и 21, для полуадаптера 2 - шины 20 и 22). Полуадаптеры связаны между собой сигналами управления. Адаптер канал-канал связан с сопрягаемыми каналами ввода-вывода с помощью шин каналов 15 и 16 и/или 17 и 16 и/или 15 и 18 и шин абонентов 19 и 20 и/или 21 и 20 и/или 19 и 22.Регистр команд 3 и дешифратор команд 4 предназначены соответственно для хранения и расшифровки кода команды канала. Первый регистр адреса 5 хранит адрес полуадаптера, присвоенныйему в системе (рабочий режим работы), второй регистр адреса 13 хранит адрес полуадаптера, присвоенный ему в тестовом режиме или в канале ввода-вывода резервной ЭВМ. Регистры адресов 5 и 13 могут быть выполнены в виде тумблерного регистра. Коммутатор адресов 14 в зависимости от сигнала на его управлякщем входе передает на первые входы узла сравнения адресов б адрес полуадаптера, хранящийся в первом регистре адреса 5 или во втором регистре адреса 13. Узел сравнения адресов 6 производит сравнение аднресаа, полученного от канала, с адресом полуадаптера. Узел управления полуадаптера состоит иэ входного дешифратора 23, триггеров состояний 24-28, дешифратора состояний 29, выходного дешифратора 30, генератора синхросигналов 31, тРиггера ОКОНЧАНИЕ 32, триггера ОЖИДАНИЕ 33Входной дешифратор 23 в занисимости от сигналон управления от канала, поступающих с выхода входного коммутатора 11, сигналов, поступающих с ныходон дешифратора команд 4, узла сравнения адресов б, входа-выхода узла управления смежного полу- адаптера, и сигналов с выхода дешифратора состояний 29 и триггеров ОКОНЧАНИЕ 32 и ОЖИДАНИЕ 33 формирует сигналы, поступающие на динамические входы триггеров состояний 24-28, Изменение состояний триггеров 24-28 происходит по синхросигналам генератора 31. Дешифратор состояний 29 дешифрирует состояния триггеров 24-28. В зависимости от выходных сигналов дешифратора состояний 29 и сигналов на нходах-выходах узла управления выходной дешифратор 30 формирует на выходах узла управления сигналы, поступающие на входы выходного коммутатора 12, ,группы элементов ИЛИ 8, регистра байта состояния 9, буферного регистра. 10, регистра команд 3, входы-выходы узла управления 7 смежного полуадаптера, обеспечивающие работу адаптера по заложенному алгоритму. По ныходньм сигналам узла управления 7 н регистре байта состояния 9 формируется байт состояния полу- адаптера. Буферный регистр 10 предназначен для хранения информации, передаваемой через адаптер канал- канал. Группа элементов ИЛИ 8 предназначена для коммутации информации, передаваемой по информационньм шинам абонента н канал. Входной коммутатор интерфейса 11 служит для подключения полуадаптера к информационным и управляющим шинам одного иэ двух каналов (шины 15 и 17). Выходной коммутатор интерфейса 12 служит для подключения информационных и управляющих шин абонента к одному иэ двух каналов (шины 19 и 21).Различны схемы подключения адаптера канал-канал, обеспечивающего автономный контроль ЦВМ 1 и ЦВМ 2 вычислительного комплекса, и переключение на резерв. Работает адаптер канал-канал следующим образом.Режим работы полуадаптера (рабочий, контроля или переключения на резерв) задается с помощью одного разряда н коде команды смежного полуадаптера ( оговоренного в системе команд адаптера канал-канал). Один из каналов ввода-вывода является ведущим, он и задает режим работы смежного полуадаптера,В исходном положении значение управляющего разряда в регистре команд 3 каждого полуадаптера нулевое, что соответствует рабочей схеме подключения адаптера канал- канал (к каналу 1 ЦВМ 1 и каналу 1 ЦВМ 2).Ведущий канал нвода-вывода (например, канал 1 ЦВМ 1) производит начальную выборку адаптера. При этом адрес от канала по шинам 15 поступает через входной коммутатор интерфейса 11 в узел сравнения адресов б для сравнения с адресом полуадаптера, хранящимся в первом регистре адреса 5, Результат сравнения адресов поступает в узел управления 7, Если адреса совпадают, из регистра адреса 5 через коммутатор адресов 14, группу элементов ИЛИ 8 и выходной коммутатор интерфейса 12 на информационные шины абонента 19 выдается адрес полуадап, тера. Канал 1 ЦВМ 1,сравнивает адрес, полученный от адаптера, с адресом, ранее выданным на шины канала 15, и при их совпадении выдает на шины 15 код команды обмена, который череэ входной коммутатор интерфейса 11 поступает в регистр команд 3, и расшифровынается дешифратором команд 4. Управлякщий разряд кода команды с второго выхода регистра команд 3 поступает на управляющие входы коммутатора адреса 14, входного коммутатора интерфейса 11 и выходного коммутатора интерфейса 12 смежного полуадаптера 2. В рабочем режиме значение этого разряда равно 0 и полуадаптер 2 подключен к шинам 1 6 и 20, т.е. соединен с линией интерфейса канала 1 ЦВМ 2. Если канал 1 ЦВМ 1 задает контрольный режим работы, то значение управляющего разряда в коде команды равно 1, при наличии единичного сигнала на втором выходе регистра команд 3 первого полуадаптера 1полуадаптер 2 подключается к шинам 18 и 22, т,е. к линии интерфейса канала 2 ЦВМ 1.Сигналы с выхода дешифратора команд 4 поступают на входы узла управления 7. После расшифровки команды канала 1 ЦВМ 1, требующей соотнетстнующей команды канала 1 ЦВМ 2 (при задании рабочего режима) или канала 2 ЦВМ 1 (при задании тестового режима) первый полуадаптер 1 помещает код команды в буферный регистр 10 и выдает сигнал ожидания согласования, который поступает но второй полуадаптер 2. Последний выдает и канал, к которому он подключен байт состояния с указателем ВНИИАНИЕ, в ответ на который канал посылает в полуадаптер 2 команду уточнения состояния. По команде уточнения состояния полуадаптер 2 передает каналу содержимое буферного регистра 10 первого полуадаптера 1, т.е.комайду, присланную каналом ЦВМ 1. Программа канала 1 ЦВМ 2 (в рабочем режиме) или канала 2 ЦВМ 1 (в контрольном режиме) определяет, какая команда должна быть послана в полу- ,адаптер 2 и посылает ее. Если команды согласованы (команда записи согласуется с командой считывания и наоборот), полуадаптер 2 посылает в узел управления 7 первого полу- адаптера 1 сигнал подтверждения согласования, после чего оба полу- . адаптера совместно выполняют команды обмена, При этом байт информации, полученный от канала ввода- вывода, производящего запись, поме щается в буферный регистр 10 подключенного к нему полуадаптера, в смежный полуадаптер посылается сигнал готовности, по которому тот производит. передачу в сопряженный 20 с ним канал этого байта инФормацию через группу элементов ИЛИ 8 и выходной коммутатор 12, в первый полуадаптер выдается сигнал подтверждения приема информации. 25При проверке адаптера с помощью ЦВИ 2 ведущим каналом является канал 1 ЦВИ 2, подключенный через шины 1 б и 20 к полуадаптеру 2. й по единичному значению управлякщего разряда в коде команды канал управляетвходньи коммутатором интерфейса 11, выходным коммутатором интерфейса 12 и коячутатором адреса 14 полуадаптера 1, подключая полуадаптер 1 к шинам 17 и 21 т.е к каналу 2 ЦВМ 2.При переключении на резерв к каналу 1 ЦВМ 3 при неисправности канала 1 ЦВИ 1, первый 5 и второй 13 регистры адресов хранят адрес полуадаптера для ЦВМ 1 и ПВМ 3 для полуадаптера 1, для цВМ 2 и цВИ 3 для полуадаптера 2. При обнаружении неисправности в ЦВМ 1 канал 1 ЦЬЙ 2 вводит в адаптер команду с единичньм значением управляющего разряда в коде команды, который осуществляет подключение полуадаптера 1 к каналу 1 ЦВМ 3.Аналогичные действия производятся со стороны канала 1 ЦВИ 1 при ,обнаружении неисправности по ЦВМ 2. Таким образом предложенный адаптер канал-канал в отличие от известных устройств обладает более широкими. Функциональньии возможностями: обеспечивает воэможность контроля адаптера канал-канал с помощью одной ЦВМ, входящей в вычислительный комплекс без механической перекоммутации разъемов и/или переключения на резервную ЦВИ беэ механической перекоммутации разъемов, построение вычислительного комплекса из четыРех ЦВИ, каждая иэ которых способна производить обмен с двумя други" мие1067492 Составитель В ИаксимТехред Л. Пилипенко Корректор А.Повх К. Волощ еда аказ 11210/5 н ейног етен Рафилиал ППП Патент, г. Ужгород, ул. Ироектн й 6 А 11 ди Ю стжнв 0 муаФаю реев изоб ЖВИИИПИ ГосУД ло делам 133035, ИоскваПодп комитета СССР и открытий ушская наб., д. 4