Система для передачи и приема цифровой информации

СОКИ СОВЕТСНИХ 080 А 04 Ь 5/О ИЯ ТЕЛЬСТВУ Н АВТОРСЯОМ ГОСУДМРСТВЕННЮ НОМИТЕТ СССР АЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ПИСАНИЕ ИЗОБРЕ(56) 1. Зиниренко А.М. и др, Системы многоканальной связи, 1., "Связь" 1980, с,421-426.2. Авторское свидетельство СССР В 456374, кл. Н 04 Ь 5/00, 1972 (прототип).(54)(57) 1. СИСТЕМА ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ЦИФРОВОЙ ИНФОРМАЦИИ, содержащая на передающей стороне источник основной информации, источник дополнительной информации, первый и второй выходы которого соединены соответственно с первьи и вторым входами блока памяти, а на приемной стороне преобразователь линейного цифрового сигнала, приемник основной информации и приемник дополнительной информации, о т л и ч а ю щ а я с я тем, что, с целью повышения помехозащищенности, введены на передающей стороне Формирователь линейного цифрового сигнала, выход которого соединен с третьим входом блока памяти, выход которого соединен с первьы входом формирователя линейного цифрового сигнала, второй вход которого подключен к выходу источника основной информации, а на приемной стороне введен декодирукюий блок, первый вход которого соединен с первым выходом преобразователя линейного цифрового сигнала, второй выход которого соединен с вторым входом декодирую Я щего блока, первый и второй выходы которого подключены соответственно к входам приемников основной и дополнительной информации.1058080 2. Система по и1, о т л и ч а ющ а я с я тем, что формирователь линейного цифрового сигнала содержит семь элементов запрета четыре элемента ИЛИ, линию задержки, инвертор, элемент И и триггер, первый выход которого соединен с первым входом первого элемента запрета, первым входом второго элемента запрета и первым входом третьего элемента запрета, вто рой вход которого соединен с первым входом четвертого элемента запрета и первым входом первого элемента ИЛИ; второй, вход которого соединен с выходом пятого элемента запрета, первый вход которого соединен с вторым выходом триггера, вторим входом четвертого элемента запрета и первым входом шестого элемента запрета, второй вход которого соединен с вто рым входом второго элемента запрета и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента запрета, второй ,вход которого соединен с вторым входом пятого элемента запрета, причем выход седьмого элемента запрета подключен к первому входу элемента И, второй вход которого соединен с вы"ходом линии задержки, вход которойсоединен с выходом третьего элемента ИЛИ и входом инвертора, выход кото, рого подключен к первому входу седьмого элемента запрета, второй вход которого соединен с выходом четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами третьего и. шестого элементов запрета, а выходы второго и четвертого элементов запрета подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход элемента И является выходом Формирователя линейного цифрового сигнала, первым входом которого является вход триггера, вторым входом - первый вход четвертого элемента запрета и второй вход шестого элемента запрета. Изобретениеотносится к электросвязи и может быть использовано для передачи и приема цифровой инФормации.Известно устройство Для передачи 5 и приема цифровой информации, содержащее на передающей стороне передатчик цифровой статистической системы 3. Система по п.1, о т л ич а ю щ а я с я тем, что, декодирующий блок содержит пять элементов запрета, два элемента ИЛИ, инвертор, три элемента задержки, два.элемента И, триггер, элемент памяти и делитель частоты, выход которого соединен с первым входом элемента памяти, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с третьим входом элемента памяти, с первыми входами первого и второго элементов запрета, с выходом триггера, с выходом первого элемента И и входом первого элемента задержки, выход которого подключен к первому входу третьего элемента запрета, второй вход которого соединен с выходом второго элемента задержки, вход которого соединен с входом инвертора, входомтретьего элемента задержки, первымвходом первого элемента И и выходом второго элемента ИЛИ, первыйвход которого соединен с выходомчетвертого. элемента запрета, первыйвход которого соединен с первым выходом триггера, второй выход которого подключен к первому входупятого элемента запрета, выходкоторого соединен с вторым входом второго элемента ИЛИ, выход инвертора соединен с первым входомвторого элемента И, второй вход которого соединен с выходом третьего элемента запрета, второй входпервого элемента ИЛЙ подключен квыходу второго элемента И, вторые входи четвертого и пятого элементов запрета соединены с вторымивходами соответственно первогои второго элементов запрета, выходы которых являются первым выходом декодирующего блока, .вторымвыходом которого является выхэдэлемента памяти, вторые входы первого и второго элементов запретаявляются первым входом декодирую" щего блока, Вторым входом которогоявляется вход делителя частоты. передачи, а на приемной стороне - приемник цифровой статистической системы 1 .Недостатком устройства является низкий коэФФициент использования линейного цифрового видеотракта.Наиболее близкой по технической сущности к предлагаемой являетсясистема, содержащая на передающейстороне источник основной информа- .ции, источник дополнительной информации, первый и второй выходы которого соединены соответственно спервьи и вторым входами блока памяти,а на приемной стороне - преобразователь линейного цифрового сигнала,.приемник основной информации и пуиемник дополнительной информации 2 .Однако известная система обладаетнизкой помехозащищенностью.Цель изобретения -, повышение помехозащищенности.Поставленная цель достигается тем,что в систему для передачи и приема 15цифровой информации, содержащуюна передающей стороне источник основной информации, источник дополнительной информации, первый и второй выходы которого соединены соответственно с первым и вторым входами блока памяти, а на приемнОЙ сторонепреобразователь линейного цифровогосигнала, приемник основной информации и приемник дополнительной информации, введены на передающей стороне Формирователь линейного цифрового сигнала, выход которого соединенс третьим входом блока памяти, выходкоторого соединен с первым входомформирователя линейного цифровогосигнала, второй вход которого подключен к выходу источника основной информации, а на приемной стороне введен декодирующий блок, первый входкоторого соединен с первым выходомпреобразователя линейного цифровогосигнала, второй выход которого соединен с вторым входом декодирующегоблока, первый и второй выходы которого подключены соответственно к входам приемников основной и дополнительной информаций,При этом формирователь линейногоцифрового сигнала содержит семь элементов запрета, четыре элемента ИЛИ,линию задержки, инвертор, элемент Ии триггер, первый выход. которого соединен с первым входом первого элемента запрета, первым входом второгоэлемента запрета и первым входом тре тьего элемента запрета, второй входкоторого соединен с первщк входомчетвертого элемента запрета и первымвходом первого элемента ИЛИ, второйвход которого соединен с выходом пятого элемента запрета, первый входкоторого соединен с вторым выходомтриггера, вторым входом четвертогоэлемента запрета и первым входоюшестого элемента запрета, второйвход которого соединен с вторым 60входом второго элемента запретаи первым входом второго элементаИЛИ, второй вход которого соединенс выходом первого элемента запрета,второй вход которого соединен с вто рым входом пятого. элемента запрета, причем выход,седьмого элемента запрета подключен к первому входу элемента И, второй вход которого соединен с выходом линии задержки, вход которой соединен с выходом третьего элемента ИЛИ и входом инвертора, выход которого подключен к первому входу седьмого элемента запрета, второй вход которого соединен с выходом четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами третьего и шестого элементов запрета, а выходы второго и четвертого элементов запрета подключены соответственно к первому и второму входам третьего элемента ИЛИ., выход элемента И является выходом Формирователя линейного цифрового сигнала, первым входом которого является вход триггера вторым входом - первый вход четвертого элемента запрета н второй вход шестого элемента запрета.Кроме того, декодирующий блок содержит пять элементов запрета, два элемента ИЛИ, инвертор, три элемента задержки, два элемента И, триггер, элемент памяти и делитель частоты, выход которого соединен с первым входом элемента памяти, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с третьим входом элемента памяти, с первыми входами первого и второго элементов запрета, с выходом триггера, с выходом первого элемента И и входом первого элемента задержкИ, выход которого подключен к первому входу третьего элемента запрета, второй вход которого соединен с выходом второго элемента задержки, вход которого соединен с входОм инвертора, входом третьего элемента задержки, первьм входом первого элемента Й и выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента запрета, первый вход которого соединен с первым выходом триггера, второй выход которого подключей к первому входу пятого элемента запрета, выход которого соединен с вторым входом второго элемента ИЛИ, выход инвертора соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента запрета, второй вход первого элемента ИЛИ подключен к выходу второго элемента И, вторые входы четвертого и пятого элементов запрета соединены с вторыми входами соответственно первого н второго элементов запрета, выходы которых являются первым выходом декодирующего б 11-,ка, вторым .выходом которого является выходэлемента памяти, вторые входы первого и второго элементов запретаявляются первые входом декодирукщего блока, вторым входом которогоявляется вход делителя частоты.5На Фиг,1 изображена структурнаяэлектрическая схема предлагаемойсистемы; на фиг.2 - временные диаграмьы; на фиг.3 - структурная электрическая схема формирователя линейного циФрового сигнала; на фиг.4 то же, декодирующего блока.Система для передачи и приемацифровой информации содержит источник 1 основной информации, источник2 дополнительной информации, форми 15рователь 3 линейного цифрового сигнала, блок 4 памяти, преобразователь5 линейного цифрового сигнала, декодирующий блок б, приемник 7 основной информации и приемник 8 дополни Отельной информации,формирователь линейного цифровогосигнала содержит элементы 9-15 запретаэлементы ИЛИ 16-19, линию 20 задержки, инвертор 21, элемент И 22, 25и триггер 23,Декодирующкй блок содержит элементы 24-28 запрета, элементы ИЛИ 29и 30, инвертор 31, элементы 32-34 задержки, элементы Й 35 и Зб, триггер37, элемент 38 памяти, делитель 39частоты,Система работает следуюцкм образомеНа передающей стороне на вход формирователя 3 линейного цифрового3сигнала поступает сигнал (фиг.2 а) отисточника 1 основной информации. Дляконкретности иллюстрации рассматривают случай передачи последовательности символов дополнительной двоич Овой информации 110010101, поступающей на первый вход блока 4 памяти с тактовой частотой Ц от источника 2 дополнительной информации.45.Формирователь 3 линейного цифрового сигнала выбирает бестоковый такто" вый интервал, следующий первьвю за импульсом сигнала (фиг,2 а), формирует сигнал считывания (фиг.2 б) в 5 О этот интервал времени, обеспбМивая считывание очередного символа дополнительного двоичного сигнала фиг.2 в) с блока 4 памяти на форин рователь 3 линейного цифрового 55 сигнала.Последний формирует импульс с полярностью предшествуюцего ему импульса сигнала (фиг,2 а) при передаче первого из возможных значений симво- бО ла дополнительной двоичной информации (в предлагаемом варианте "1"), формирует бестоковую посылку при передаче второго из возможных значений символа дополнительной двоичной информации (в предлагаемом вариантефОф) и обеспечивает передачу образованного линейного сигнала (фиг.2 г)в линейный цифровой тракт. Причемформирователь 3 линейного цифровогосигнала для передачи каждого очередного символа дополнительной двоичнойинформации выбирает первый по счету бестоковый тактовый интервалв ближайшем временном отрезке, следующим за таким импульсом сигнала(фиг.2 а), полярность которого противоположна полярности последнегопредшествующего ему импульса, сформированного при передаче первого нзвозможных значениЯ символа дополнительной двоичной информации.На приемной стороне линейный цифровой сигнал (фиг.2 г) поступает напреобразователь 5 линейного цифрового сигнала, с выходов которого двоичная информация и сигнал тактовойчастоты (фиг.2 д) подаются на входыдекодирующего блока б. Последнийв процессе последовательного анализа линейного сигнала каждый импульс,полярность которого повторяет полярность ыепосредственно предшествующего ему импульса, опознает как символ дополнительной двоичной информации, имеющий первое из возможныхзначений (в предлагаемом варианте ф 1")а каждую бестоковую посылку, следующую первой по счету за импульсомлинейного сигнала с полярностью,противоположной полярности последнего предшествующего ему импульса,опознанного при приеме как символдополнительной двоичной информации,имеющий первое из возможных значений,опознает как символ дополнительнойдвоичной информации, имеющий второеиз возможных значений (в предлагаемомварианте фО"), Таким образом, навтором выходе декодирующего блока бполучают последовательность (фиг.2 е),аналогичную дополнительной двоичнойинформации 110010101, считываемуюс частотойв приемник 8 дополнительной инФормации.декодирующий блок 6 в процессеанализа принимаемого линейного сигнала вместо каждого импульса, полярность которого повторяет полярностьнепосредственно предшествующего емуимпульса, формирует бестокбвую посылку основной двоичной информации,остальные символы оставляя без изменений. Таким образом, на втором выходе декодирующего блока б получаютосновную двоичную информацию (фиг.2 ж)поступакщую в приемник 7 основнойинформации. На местах определенныхбестоковых тактовых интервалов основной двоичной информации передается дополнительная двоичная информция,Формирователь линейного цифровогосигнала работает следующим образом.В исходном состоянии на входетриггера 23 сигнал отсутствует и сего второго выхода на первый входэлемента 15 запрета и на вторые входы элементов 9 и 11 запрета подается11". Линейный сигнал поступает напервый вход элемента 11 запрета,на вторые входы элементов 10-12 запрета и на первые входы элементовИЛИ 16 и 17 поступает "1".ф 1" сигнала поступает на первыйвход элемента,ИЛИ 16 и одновременнона вторые входы элементов 11 и 12 15запрета, вследствие чего "1" черезэлемент 12 запрета и элемент ИЛИ 18подается на линию 20 задержки, а через элемент 11 запрета и элемент ИЛИ19 - на второй вход элемента 13 запрета.В следующем тактовом интервалесигнала с частотой 1 следует фО",который инвертируется в инверторе21 в "1" и одновременно с "1", поступающей из.линии 20 задержки,подается через элемент И 22 на третийвход блока 4 памяти, в котором с частотой 1 записывается дополнительнаятцифровая информация. Если в моментприхода считывающего импульса в блок4 памяти записана "1", то последняя поступает на вход триггера 23 и через элемент 14 запрета и элемент ИЛИ 16 в линию. Триггер 23 переходитв другое состояние и "1" с его первого выхода поступает на первые входы элементов 10,12 и 14 запрета. В результате этого ф 1" сигнала проходит через элемент 9 запрета и элементИЛИ 18 на вход линии 20 задержки.В следующем тактовом интервале сигнала с частотой 1 следует ф 0", который инвертируется в инверторе 21 в "1"и одновременно с "1", поступающей из линии 20 задержки, подается через 45 элемент И 22 на третий вход блока 4 памяти. Если в момент прихода считывающего импульса в блок 4 памяти записана "1 ф, то последняя поступает на вход триггера 23 и через элемент 5 О 15 запрета и элемент ИЛИ 17 в линию. Триггер 23 переходит в другое состояние и "1 ф с его второго выхода поступает на первыевходы элементов 11 и 16 запрета и на второй вход элемента 55 9 запрета. Если после "1 ф сигнала следует снова "1", сигнала, то последняя через открытый элемент 10 11 запрета и элемент ИЛИ 19 поступает на второй вход элемента 13 запрета, и "1" сигнала не поступает на третий вход блока 4 памяти через линию 20 задержки и элемент И 22.Декодирующий .блок работает следующим образом, 65 В исходном состоянии на входетриггера 37 сигнал отсутствует и"1" с его второго выхода подаетсяна первый вход элемента 24 запрета."1" через открытый элемент 25 запрета и элемент ИЛИ 29 поступаетна элементы 32 и 33 задержки. Если в следующем тактовом интервалесигнала следует. "1", то последняявместе с задержанной ф 1" поступаетчерез элемент И 35 на вход элемента 34 задержки, триггера 37, элемент 38 памяти и элемент ИЛЙ 30и элементы 26 и 27 запрета. Последовательность импульсов с выходаэлемента И 35 является информационной. ".1", задержанная в элементе34 задержки на один такт частоты 1,.подается на первый вход элемента28 запрета, чем предотвращает образование ложного импульса записи цепочкой выделения "0" дополнительнойдвоичной информации."1", поступающая с выхода элемента И 35 на первыевходы элементов 26 и 27 запрета, исключает. "1" дополнительной двоичнойинформации из последовательностей,и образуется последовательность,поступающая на приемник 7 основнойдвоичной информации,"1", поступившая на триггер 37, переводит последний в другое состояние. Если после"1 ф следует "0", то последний выделяется инвертором 31, элементом 32 задержки, элементом 28 запрета и эле-,ментом И 36, и в элементе 38 памятизаписывается "О".Следовательно, "О" дополнительнойдвоичной информации выделяются изпоследовательности до момента выделения "1" дополнительной цифровой ин-.формации, после чего выделяются символы ("0" и "1") дополнительной дво-,ичной информации из последовательности,С элемента 38 памяти дополнительная двоичная информация считываетсятактовой частотой 1 Т , которая образуется делителем 39 частоты, на приемник 8 дополнительной двоичной ин:формации.Во избежание потерь дополнительной двоичной информации необходимовыполнять соотношение тактовых частот основного двоичного сигналами,.и дополнительного 1 в пределах1где Ф - целые числа.Таким образом, передача дополнительной двоичной информации в нулевыхтактовых интервалах основной двоичной информации приводит к повышениюсреднего количества единиц в линей-ном цифровом сигнале, что вызываетснижение дисперсии фазовых дрожаний 2 импульсов линейного сигнала.1058080 Составитель О. ГеллерТехред Л. Пилипенко Корректо актор А. К косо иал ППП "Патент", г. Ужгород,роект аказ 9602/58 ВНИЙПИ Гос по делам 113035, МосТир арств эобре а, Ж 677 Подписного комитета СССРний и открытияРауыская наб., д,