Устройство для сопряжения процессоров

( 56) 1, Автор 9 734655, кл,2, Авторск Р 507866, кл.6 06 Г 15/16 идетельство С 3/04, 1979 етельство ССС 3/04,прототип) кое С 0 е с С 0 197 ОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ПИСАНИЕ ИЗОБРЕВТОРСКОМУ СВИДЕТЕЛЬСТВ(54)(57) 1, УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ,. содержащее блокзапуска обмена, первый - четвертыйвходы которого соединены соответственно с первым, вторым запроснымии первым, вторым входами готовностиустройства, блок управления, первыйчетвертый входы которого соединенысоответственно с первым, вторымвходами сопровождения устройства,с первым, вторым выходами блока запуска обмена, первый и второй реверсивный коммутаторы, управляющие входы которых соединены с первым ивторым выходами блока управления,причем третий, четвертый выходы бло;ка управления соединены соответственно с первым и вторым выходамипрерывания устройства, первый входвыход первого реверсивного коммутатора и второй вход-выход второгореверсивного коммутатора соединенысоответственно с первым и вторыминформационными входами-выходами устройства, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, в него введены группаблоков памяти, первая и вторая группы реверсивных коммутаторов, причемпервый информационный вход-выход реверсивного коммутатора первой группы соединен с входом-выходом соответ.ствующего блока памяти группы, первый информационный вход-выход реверсивного коммутатора второй группы соединен с вторым информационным входом-выходом предшествующего реверсивного коммутатбра второй группы и с вторым входом-выходом соответствующего реверсивного коммутатора первой группы, второй информационный вход-выход первого реверсивного коммутатора соединен с первым информационным входом-выходом первого реверсивного коммутатора второй группы, первый информационный вход-выход второго реверсивного коммутатора соединен с вторыми информационными входами-выходами последних реверсивных коммутаторов первой и второй групп, управляющие входы реверсивных коммутаторов первой и второй групп со- эР единени с соответствующими выходами группы разрешающих выходов блока управления2, Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок уп.равления содержит шесть элементов И, пять элементов ИЛИ, три счетчика, реверсивный счетчик, шифратор, дешиФратор состояния, дешифратор цикла, формирователь импульса, триггер разрешения обмена и триггер направления передачи, причем первый, второй входц блока соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых и управляющий вход дешифратора состояния соединены с выходом триггера разрешения обмена, выходы первого и второго элементов И соединены соответственно с входами первого и второго счетчиков, выход первого счетчика соединен с первыми входами третьего элемента И и первого элемента ИЛИ, выход второго счетчика соединен с первыми входами четвертого элемента И и второго элемента ИЛИ, вторые входы третьего и четвертого элементов И соединены со. ответственно с первым и вторым вы1053097 ходами дешифратора цикла, выходытретьего и четвертого элементов Исоединены соответственно с вторымивходами второго и первого элементовИЛИ, выходы которых через формирователь импульса соединены с первымивходами пятого, шестого эдементов И,третьего и четвертого элементов ИЛИи с входом третьего счетчика, второйвход пятого элемента И соединен спрямым выходом триггера направленияпередачи, инверсный выход которогосоединен с вторым входом шестогоэлемента И с сбросовым входом реверсивного счетчика, суммирующий и вы-.читающий входы которого соединенысоответственно с выходами пятогои шестого элементов И, а вход параллельной записи - через шифраторс выходом третьего счетчика, выходреверсивного счетчика соединен с Изобретение относится к вычислительной технике, конкретно к устройствам обмена пакетами между однородными вычислительными машинами,. и может быть использовано в многомашинных системах,Известно устройство для сопряжения процессоров, построенное по принципу "почтового ящика" 11 .Наиболее близким к изобретению 10по технической сущности являетсяустройство для сопряжения процессо"ров, .содержащее регистр, соединенный через коммутаторы с соответст-вующими шинами передачи данных,схемы Формирования управляющих сигналов 2,Недостатком известных устройствявляется то, что запись в буфер и считывание из него производится раздельно во времени, что уменьшает скорость обмена информацией.Цель изобретения - повышение быстродействия,Поставленная цель достигаетсятем, что в устройство для сопряжениядвух процессоров, содержащее блокзапуска обмена, первый - четвертыйвхода которого соединены соответст- .венно с первым, вторым запроснымии с первым, вторым входами готовности устройства, блок управления,первый - четвертый входы которогосоединены соответственно с первым,вторым входами сопровождения устройства, с первым, вторым входами 35блока запуска обмена, первый и .второй реверсивные коммутаторы, упинформационными входами дешифратора состояния и дешифратора цикла, второй вход четвертого элемента УИ и первый вход пятого элемента ИЛИ являются третьим входом блока, вторые входы третьего и пятого элементовИЛИ и первый вход триггера направления передачиявляются четвертым входом блока, выход пятого элемента ИЛИ соединен с первым входом триггера разрешения обмена, второй вход которого и второй вход триггера направления передачи соединены с выходом третьего счетчика, группа выходов дешифратора состояния является группой разрешающих выходов блока, первый и второй выходы дешифратора состояния, выходы третьего и четвертого элементов ИЛИ являются соответственно первым, вторым, третьим и четвертым входами блока. равляющие входы которых соединеныс первым и вторым выходами блокауправления, причем третий, четвер"тый выходы блока управления соединены соответственно с первым ивторым выходами прерывания устройства, первый вход - выход первогореверсивного коммутатора и второйвход - выход второго реверсивногокоммутатора соединены соответственно с первым и вторым информационными входами - выходами устройстза,введены группа блоков памяти, пер,вая и вторая группы реверсивныхкоммутаторов, причем первый информационный вход - выход реверсивного коммутатора первой группы соединен с входом - выходом соответствующего блока памяти, первыйинформационный вход-выход реверсивного коммутатора второй группысоединен с вторым информационнымвходом-выходом предшествующего реверсивного коммутатора второй группы, и с вторым входом-выходом соответствующего реверсивного коммутатора первой группы, второй информационный вход-выход первогореверсивного коммутатора соединенс первым информационным входомвыходом первого реверсивного коммутатора второй группы, первый информационный вход-выход второго реверсивного коммутатора соединен свторыми информационными входамивыходами последних реверсивных коммутаторов первой и второй групп,управляющие входы реверсивных коммутаторов первой и второй групп., соединены с соответствующими выходами группы разряжающих выходов блока управления.Блок управления содержит шесть5элементов И, пять элементов ИЛИ,три счетчика, реверсивный счетчик,шифратор, дешифратор состояния, дешифратор цикла, формирователь импульса, триггер разрешения обмена . 10и триггер направления передачи, при-чемпервый, второй входы блока соединены соответственно с первымивходами первого и второго элементовИ, вторые входи которых и управляющий вход дешифратора состояния со-.единены с выходом триггера разрешения обмена, выходы первого и второго элементов И соединены соответственно с входами первого и второгосчетчиков, выход первого счетчикасоединен с первыми входамитретьего элемента И и первого элементаИЛИ, выход второго счетчика соединен с первыми входами четвертого.элемента И и второго элемента ИЛИ,вторые входя третьего и четвертогоэлементов И соединены соответственно с первым и вторым выходами дешиф"ратора цикла, выходы третьего и четвертого элементов И соединены соответственно с вторыми входами второго и первого элементов ИЛИ, выходы которых через формировательимпульса соединены с первыми входами пятого, шестого элементов И, тре- З 5тьего, четвертого элементов ИЛИ ис входом третьего счетчика, второйвход пятого элемента И соединен спрямым выходом триггера направленияпередачи, инверсный выход которогб 40соединен с вторым входом шестого элемента И и сбросовым входом реверсивного счетчика, суммирующий и вычитающий входы которого соединены соответственно с выходами пятого и шестого элементов И, а вход параллель-ной записи - через шифратор - с выходом третьего счетчика, выход ре-:версивного. счетчика соединен с информационными входами дешифратора састояния и дешифратора цикла, второйвход четвертого элемента ИЛИ и первый вход пятого элемента ИЛИ являются третьим входом блока, вторыевходы третьего и пятого элементовИЛИ .и первый вход триггера направления передачи являются четвертымвходом блока, выход пятого элементаИЛИ соединен с первым входом триггера разрешения обмена, второй вход .которого и второй вход триггера направления передачи соединены с вы, ходом третьего счетчика, группавыходов дешифратора состояния является группой разрешающих выходовблока, первый и второй выходи де- . 65 шифратора состояния,. выходы третьего и четвертого элементов ИЛИ являются соответственно первым, вторымтретьим и четвертым выходами блока.На фиг. 1 представлена структурная схема устройства; на Фиг. 2 -структурная схема блока управления.Устройство содержит блок 1 запуска обмена, блок. 2 управления,группу блоков 3 памяти, первую группу реверсивных коммутаторов 4 -4 п,первый 5 и второй 6 реверсивныекоммутаторы, вторую группу реверсивных коммутаторов 7-7 п , первый 8 и второй 9 информационныевходы-выходы реверсивных коммутаторов, управляющие входы 10 реверсивного коммутатора, элементы И 11 и 12блока запуска обмена, выходы 13 и 14блока запуска обмена, первый 15 и .второй 16 информационные входы-выходы, первый 17 и второй 18 запросные входы, первый 19 и второй 20 вхо.ды готовности, первый 21 и второй22 входы сопровождения, первый 23 ивторой 24 выходы прерывания, первый25, второй 26, третий 27 и четвертый 28 выходы блока управления, группу 29 разрешающих выходов блока управления.Блок управления содержит (Фиг,2)реверсивный счетчик 30, дешифратор31 состояния, элемент или 32, триггер 33 разрешения обмена, шифратор34, дешифратор 35 цикла, счетчик36, триггер 37 направления передачи,элементы ИЛИ 38 и 39, элементы И40 и 41, счетчики 42 и 43, элементыИ 44 и 45, элементы ИЛИ 46 и 47,формирователь 48 импульса, элементыИ 49 и 50.Устройство работает следующим образом,Пусть инициатором обмена будеттот процессор, чья шинная магистраль на фиг. 1 расположена сверху.Назовем его "Пр.1 ф, а другой, участвующий в обмене, - "Пр.2", Еслипервому процессору .необходимо передать пакет информации в фПр.2", онпо шине 17 посылает сигнал запросана обмен в блок 1 запуска обмена,.Если на второй вход элемента И 12по входу 18 подается разрешающийпотенциал, соответствующий готовности "Пр.,2 ф к приему пакета, тона выходе 14 блока 1 запуска обменапоявляется сигнал начала обмена, ко.торий, пройдя через элемент ИЛИ 32,перебрасывает триггер 33 разрешенияобмена в единичное состояние, ина его выходе устанавливается разрешающий потенциал, который снимаетзапрет дешифрации в дешифраторе31 состояний и разрешает прохождение сигналов с входов 21 и 22 сигна"ов сопровождения выдачи или приемадиого информационного слова. Кроме того, сигнал начала обмена повходу 14 поступает на вход "Уст.О"триггера 37 направления передачии перебрасывает его из единичногосостояния, в которое он был установлен сигналом переполнения с выхода счетчика 36 в конце предыдущего обмена, в нулевое, Перепад уровня напряжения на инверсном выходетриггера 37 направления передачиустанавливает в нулевое состояниереверсивный счетчик 30, а в установившийся разрешающий потенциална этом выходе разрешает прохождение сигналов с выхода Формирователя48 через элемент И 50 на вход "+1"счетчика 30. Нулевая комбинацияна выходе счетчика 30 поступает навход дешифратора 35 первого и последнего цикла обмена, и разрешающий потенциал на соответствующемей выходе разрешаетпрохождение сигналов переполнения с выхода счетчика 42 через элемент И 44 и затем ,через элемент ИЛИ 47 на вход Формирователя 48. Разрешающий потенциална входе элемента И 44 будет держаться до тех пор, пока на выходесчетчика 30 будет нулевая комбинация, т,е. в течение первого циклазаписи информации в блок памяти,кроме того, нулевая комбинация навыходе счетчика 30 устанавливает разрешающий потенциал на первом выходе дешифратора 31 состояний, который открывает следующий коммутационный тракт: 5, 7, 7,7 я. и 4, открывая тем самым доступк блоку З памяти, Кроме того,сигнал начала обмена по выходу 14 поступает на элемент ИЛИ 38, проходит через него и поступает иа выход 23 прерываний. Удовлетворяя требование прерывания, 11 Пр.1" начинает выдачу данных по открытомукоммутационному, тракту в блок Зц памяти и делает это до тех пор, пока не передаст К.слов. К-й импульс сопровождения выдачи, поступив по входу 21 сопровождения выдачи или приема одного информационного слова на вход элемента И 40 и пройдя через него, переполняет счетчик 42, Сигнал переполнения с его выхода, пройдя через элемент ИЛИ 46, поступает на первый вход Формирователя 48, а на второй его вход сигнал переполнения поступает через элемент И 44 и элемент ИЛИ 47. Формирователь 48 Формирует последний из двух при" шедших импульсов, который, пройдя через элемент И 50, поступает на вход ф+1" реверсивного счетчика 30, на выходе которого устанавливается комбинация 00001, после дешиФрации которой в дешифраторе 35 первого и последнего цикла обмена разрешающий потенциал на входеэлемента И 44 снимается, Эта же комбинация (00001) поступает на дешифратор 31 состояний, который формирует разрешающий пОтенциал навтором выходе, Этот Потенциал поступает на управляющие входы соответствующих коммутаторов и формируетдва открытых коммутационных тракта:по отношению к "Пр.1" - 5, 7 ,710 76.3 и 4 2 у по отношению к Пр.2" -6 и 4 я. В результате "Пр,1" получаетдоступ к блоку 3памяти группы,а "Пр.2" - к блоку 3 памяти. Кро,ме того, сигнал, сформированный Фор 15 мирователем 48, увеличивает на единицу содержимое счетчика 36, которыйдо этого был в нулевом состоянии,поступает на элементы ИЛИ 38 и 39 и,пройдя через них, поступает на выходы 27 и 28. По этому требованиюпрерывания "Пр.1" начинает выдачуочередных К слов, а 1 Пр.2" . - считы-.вание информации из блока памяти, вкоторой она была записана первымпроцессором в предыдущем цикле. Циклс второго по предпоследний в отличие от первого и последнего реализует совмещенный обмен информацией,.а также отличается тем, что сигналысопровождения с входов 21 и 22 сигналов сопровождения выдачи или приема одного информационного слова,пройдя через элементы И 40 и 41,поступают на оба счетчика 42 и 43, асигналы переполнения с их выходовпоступают на формирователь 48 черезэлементы ИЛИ 46 и 47. В дальнейшемпроцесс Формирования открытых трактов производится аналогично вышеописанному, В. предпоследнем цикле 40 имеются два открытых тракта: по отшн к Пр,1 - 5 и 4 фф по от.ношению к фПр.2 ф - б, 7 ,4 я ,7, 7 и 4 у, Наконец, в последнемцикле задействован только "Пр.2 ф, ко торый считывает один открытый тракт 6, 7 п 17 и-ф 7, 7, 7 и 4.В этом цикле сигналы сопровожденияприходят только из шины 18, и последний (и +1) -й импульс переполнения с выхода счетчика 43 проходитна первый вход формирователя 48 последнего импульса из двух пришедшихчерез элемент И 45, на второй входкоторого подается разрешающий потенциал с,выхода дешифратора 35первого и последнего циклов обмена,и элемент ИЛИ 46, а на второй входформирователя 48 - через элементИЛИ 47, сигнал с выхода формирователя 48 поступает на вход счетчика 60 36 и переполняет его. Сигнал переполнения с выхода счетчика устанавливает в нулевое состояние триггер33 разрешения обмена, а также поступает на вход шифратора 34, с выл хода которого на вход реверсивногосчетчика поступает и записывается в счетчик число. Кроме того, сигнал переполнения с выхода счетчика 36 устанавливает в единичное состояние триггер 37 направления передачи, с выхода которого разрешающий по-, тенциал подается на элемент И 49, открывая прохождение сигналов на вход "-1" реверсивного счетчика 30. Таким образом, после того, как обмен завершен., устройство заранее настраивается на передачу информации от "Пр.21 к цПр.1"В случае, когда инициатором обмена является "Пр.2", реконфигурация системы открытых коммутаторов производится симметрично той, которая производилась в случае инициирования обмена первым процессором, т,е. сначала в реверсивном счетчике 30 записано число И , которое затем уменьшается до нуля.В связи с тем, что из-за разброса параметров время обращения к памяти у однородных. процессоров различается, хотя и незначительно, в устройство введен формирователь 48, который гарантирует завершенность предыцущего совмещенного цикла обме- .на и синхронное начало последующего,Но так как в первом и последнем цикле сигналы сопровождения поступаютлибо с входа 21, либо с входа 22,то сигнал переполнения появляется навыходе только одного счетчика, если бы выходы счетчиков 42 и 43 соединялись непосредственно с входамиформирователя 48 последнего импуль 10 са из двух пришедших, то устройствобыло бы заблокировано. Чтобы этогоне случилось, введены элементы И 44и 45 и элементы ИЛИ 46- и 47, которые позволяют имитировать недостаю 15 щий сигнал переполнения в первоми последнем циклах,Предлагаемое изобретение позволяет повысить быстродействие обмена путем совмещения во времени процессов записи и считывания в распределенный буфер, состоящий из И блоков памяти объемом в К слов каждый, со сдвигом в один цикл записи-считывания в блок памяти, и особенно эффективно при обмене пакетами объемом (иК) слов.1053097 Составитель И. ХазоваТ. Кугрышева Техред А.Ач орректор А. Зимокосов а 3/47 Тираж 706 ИИПИ Государственного комитета по делам изобретений и открыти 3035; Москва, Ж, Раушская,на одписное аказ 8 д, 4/5 ал ППП "Патент", г. Ужгород, ул. Проектная