Коммутатор

(19) (111 СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИК 8244 3 К 17/О ИСАНИЕ ИЗОБРЕТ ОЬЮ ТЕЛЬСТ(про тип ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(54)(57) КОММУТАТОР, содержащий генератор импульсов, первый элементИ, выход которого соединен с входомблока управления, группы выходовблока управления соединены с информационными входами одноименных разрядов сдвигающего регистра, выходы последних разрядов сдвигающегорегистра соединены с входами дешифратора и второй элемент И, о тл и ч а ю щ и й с я тем, что, сцелью повышения надежности коммутации, в него введены распределитель,первый и второй блоки элементов И,первый и второй суммирующие блоки,вычитающий блок, блок сравнения,первый и второй регистры, триггери элемент ИЛИ-НЕ, при этом выходгенератора импульсов соединен с входом распределителя, первый выходкоторого соединен с первым входомпервого элемента И, второй выходс первым входом второго элемента Ии управляющим входом второго регистра, третий выход - с первым входомвторого блока элементов И, четвертый выход " с первым входом первого блока элементов И и управляющимвходом первого регистра, пятый выход - со сдвигающими входами сдви" ающего регистра, выходы одноименых разрядов сдвигающего регистра. соединены с соответствующими груп" пами. входов первого суммирующего блока, выходы первого суммирующего блока соединены с первыми входами вычитающего блока, вторые входы вычитающего блока соединены с группой выходов блока управления, а выходы вычитающего блока соединены с первыми входами блока сравнения, выход блока сравнения соединен со вторым входом второго элемента И, выход второго элемента И соединен с единичным входом триггера, инверсный выход триггера соединен со вторым вхо дом второго блока элементов И, выходы последних разрядов сдвигающего регистра соединены со вторыми входами первого блока элементов И и элемента ИЛИ-НЕ, выход элемента ИЛИ- ф НЕ соединен со вторым входом первого элемента И, выход первого элемента И соединен со сбросовыми входами первого и второго регистров, выходы первого блока элементов И "соединены с первыми входами второго суммирующего блока, выходы второго суммирующего блока соединены с информационными входами первого регист. ра, выходы первого регистра соедине-. ны со вторыми входами блока срав" нения и информационными входами второго регистра, выходы второго ре-, Зфф гистра соединены со вторыми входами второго суммирующего блока, а выходы дешифратора - с третьими входами второго блока элементов И, выходы второго блока элементов И подклю:чены к выходным шинам.Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах для программного управления и коммутации каналов с автоматическим изменением очередности коммутацииИзвестен коммутатор каналов с переменным циклом опроса содержащий триггеры, блок наличия информации, элементы И, ИЛИ, НЕ, задержки, генератор импульсов Г 1.Недостаток этого устройства заключается в том, что оно обеспечивает коммутацию каналов с жестко заданной очередностью, определяемой схемой соединений, и не позволяет оперативно, автоматически изменять очередность коммутации, Кроме того, в известном устройстве отсутствует контроль за последовательностью коммутации каналов, что снижает надежность и достоверность его функционирования,Наиболее близким техническим решением к изобретению является коммутатор, который содержит генератор импульсов, первый элемент И, выход которого соединен с входом блока управления, группы выходов которого соединены с информационными входами одноименных разрядов сдвигающих регистров выходы последних разрядов которых соединены с входами дешиф ратора, и второй элемент И 1 21.Недостатком известного устройства являются низкие надежность,и достоверность коммутации, связанные с отсутствием возможности контроля кодов, записанных в сдвигающих регистрах и определяющих последовательность коммутации. В известном устройстве в случае искажения кодов в сдвигающих регистрах из-за сбоев или отказов после декодирования этих ложных кодов происходит нарушение заданной очередности коммутации или остановы, не обнаруживаемые оператором.Целью изобретения является повышение надежности коммутирования каналов. Поставленная цель достигается . тем, что в коммутатор, содержащий генератор импульсов, первый элемент И, выход которого соединен с входом блока управления, группы .выходов блока управления соединены с информационными входами одноименных разрядов сдвигающего регистра, выходы 5 10 15 20 25 30 35 40 45 50 55 последних разрядов сдвигающего регистра соединены с входами дешифратора, и второй элемент И, введеныраспределитель, первый и второй блоки элементов И, первый и второйсуммирующие блоки, вычитающий блок,блок сравнения, первый и второйрегистры триггер и элемент ИЛИ"НЕ,при этом выход генератора импульсовсоединен с входом распределителя,первый выход которого соединен спервым входом первого элемента И,второй выход - с первым входом второго элемента И и управляющим входом второго регистра, третий выходс первым входом второго блока элементов И четвертый выход - с первым входом первого блока элементовИ и управляющим входом первого регистра, пятый выход - со сдвигающими входами сдвигающего регистра,выходы одноименных разрядов сдвигающего регистра соединены с соответствующими группами входов первогосуммирующего блока, выходы первогосуммирующего блока соединены с первыми входами вычитающего блока,вторые входы вычитающего блока соединены с группой выходов блока управления, а выходы вычитающего блока соединены с первыми входами блока сравнения, выход блока сравнениясоединен со вторым входом второгоэлемента И, выход второго элементаИ соединен с единичным входом триггера, инверсный выход триггера сое"динен со вторым входом второго блока элементов И, выходы последних.разрядов сдвигающего регистра соединенысо вторыми входами первого блока злементов И и входами элемента ИЛИ-НЕ,выход элемента ИЛИ-НЕ соединен совторым входом первого элемента Ивыход первого элемента И соединенсо сбросовыми входами первого ивторого регистров,. выходы первогоблока элементов И соединены с первыми входами второго суммирующегоблока, выходы второго суммирующегоблока соединены с информационнымивходами первого регистра, выходы которого соединены со вторыми входами блока сравнения и информационными входами второго регистра, выходывторого регистра соединены со вто"рыми входами второго суммирующегоблока, а выходы дешифратора " с третьими входами второго блока элементов И, выходы второго блока элемен3 101тов И подключены к выходным ши-нам. На чертеже приведена функциональная схема предлагаемого устройства,Коммутатор содержит генератор 1импульсов, распределитель 2 сосчетчиком 3, дешифратором 4 и выходами 5-9, блок 10 управления с группами элементов 11 и 12 коммутации,сдвигающий регистр 13 с разрядом14, первый суммирующий блок 15 вычитающий блок 16, блок 17 сравнения, первый элемент И 18, второйэлемент И 19, триггер 20, первыйблок элементов И 21, второй блок элементов И 22, второй суммирующийблок 23, первый регистр 24, второйрегистр 25, элемент ИЛИ-НЕ 26, вто"рой дешифратор 27, выходные шины 28.Выход генератора 1 импульсов сое"динен с входом распределителя 2, выход 5 которого соединен с первымвходом элемента И 18, выход 6 - спервым входом элемента И 19 и управляющим входом регистра 25, выход 7 с первыми входами элементов И 22,выход 8 - с первыми входами элементов И 21 и управляющим входом регистра 24, выход 9 - со сдвиговымивходами сдвигающего регистра 13,Выход элемента И 18 соединен сосбросовыми входами регистров 24 и25 и входом блока управления 10.Выходы групп элементов коммутации11 соединены с информационными входами соответствующих одноименныхразрядов 14 регистров 13. Выходыодноименных разрядов 14 соединеныс соответствующими группами входовсуммирующего блока 15, выходы которого соединены с первыми входами вычитающего блока 16. Вторые входывычитающего блока 16 соединены свыходами группы коммутационных элементов.12 блока управления 10. Выходы вычитающего блока 16 соединеныс первыми входами блока сравнения17. Выходы последних разрядов 14 регистра 13 соединены с входами элемента ИЛИ-НЕ 26, второго дешифратора27 и вторыми входами элементов И 21.Выходы элементов И 21 соединены спервыми входами суммирующего блока23, выходы которого соединены с информационными входами регистра 24.Выходы регистра 24 соединены со вторыми входами блока сравнения 17 и8244 4 5 10 40 45 50 55 с информационными входами регистра 25, выходы которого соединены со вторыми входами суммируоцего блока 23. Выход блока сравнения 17 соединен со вторым входом элемента И 19, выход которого соединен с единичным входом триггера 20, Инверсный выход триггера 20 соединен со вторыми входами элементов И 22. Выход элемента ИЛИ-НЕ 26 соединенсо вторым входом элемента И 18. Выходы дешифратора 27 соединены с третьими входами элементов И 22, выходы которых подключены к выходным шинам 28.Устройство работает следующим образом.В исходном положении триггер 20 и регистры 13 24 и 25 обнулены, высокий потенциал с выхода элемента ИЛИ-НЕ 26 подготавливает к открыванию элемент И 18. С помощью блока10 управления задается очередность коммутации каналов, В блоке 10 каждая группа коммутационных элементов 11соответствует определенному номеруочередности коммутации каналов, ачисло элементов 11 в каждой группеопределяется двоичными кодами, которые кодируют номера каналов. Замыканием соответствующих элементов 11 в каждой группе устанавливаются коды номеров каналов, а принадлежность номера канала данной группе элементов 11 задает очередность его коммутации, Измерение кодов с помощью элементов 11 обеспечивает возмож. ность коммутации каналов с любой очередностью, С помощью группы эле" ментов коммутации 12 блока 10 управления задается контрольная сумма всех чисел - номеров коммутируемых каналов, которая заранее известна, так как известны номера каналов. Код этой суммы подается на вторые входы вычитающего блока 16, После установки в блоке 10 управления кодов номеров каналов и кода контроль ной суммы включается генератор 1 им" пульсов; импульсы которого управляют распределителем 2. Распределитель 2 формирует в каждом такте последовательно пять импульсов соответственно на выходах 5, 6, 7, 8 и 9. Импульс с выхода 5 используется только в первом такте для начальной установки - считывания кодов номеров каналов из блока 10 управления и записи их в сдвигающий регистр 13, Этот18244 5 10 импульс поступает через элемент И 18 на входы элементов коммутации 11 и считылает установленные коды в соответствующие разряды 14 регистра 13. Каждая совокупность одноименных разрядов 14 сдвигающего регистра 13 образует регистр параллельного кода, который хранит код номера канала а размещение этих кодов л разрядах 14 соответс 1 вует заданной очередности их коммутации, При этом в последних разрядах 14 размещается код канала, который коммутируется первым, в предпоследних разрядах - код объекта, который коммутируется вторым и т,д В первых разрядах 14 - код объекта, который коммутируется последним, После установки кодов л разрядах 14 снимается высокий потенциал на выходе элемента ИЛИ-НЕ 26, закрывается элемент И 18 и блокируется выход 5 распределителя 2, Дальнейшей работой устройства в первом и последующих тактах управляют четыре импульса, которые последовательно выдаются с выходов 6, 7, 8 и 9 распределителя 2, При этом в устройстве л каждом такте выполняются следующие операции: с помощью суммирующего блока 15 вычисляется сумма чисел, установленных в разрядах 14 сдвигающего регистра 13 и подается затем на первые входы вычитающего блока 16, который вычисляет разность между контрольной суммой, заданной элементами 12 блока 10 управления, и суммой, вычисленной блоком 15, код разности с выхода блока 16 подается на первые входы блока сравнения 17; блок сравнения 17 сравнивает код разности с кодом, записанным в регистре 24, который хранит сумму чисел, сдвинутых из регистра 13 за время выполнения предыдущих тактов; при несовпадении этих кодов блок сравнения формирует сигнал ошибки, который подается на элемент И 19; второй импульс с выхода 6 распределителя 2 считылает результат сравнения с элемента И 19, при отсутствии ошиб. ки подтверждает нулевое состояние триггера 20 и переписывает содержимое регистра 24 в.регистр 25; третий импульс с выхода 7 распределителя 2 разрешает выдачу управляющего коммутирующего сигнала с выхода дешифра. тора 27 через блок элементов И 22 л соотлетствующую шину 28;,четвертый импульс с выхода 8 распределителя 2 5 10 15 го 25 30 35 юо 45 50 55 разрешает суммирование блоком 23 содержимого разрядов 14 с содержимымрегистра 25, запись полученной суммы л регистр 24 и подачу ее на вторые входы блока сралнения 17; пятыйимпульс с выхода 9 распределителя2 производит сдвиг информации всдвигающем регистре 13,1При подаче на сдвиговые входысдлигающего регистра 13 тактологоимпульса л каждом такте происходитсдвиг информации из предыдущих разрядов в последующие. В процессе сдлига предыдущие разряды последовательно обнуляется, а л последних разрядах л каждом такте с заданной очередностью сменяются коды номеров каналов, Эти коды с выходов разрядов14 подаются на входы дешифратора 27который их декодирует, При этом последовательно возбуждаются соответствующие выходы дешифратора 27, сигналы с которых подготавливают к открыванию соответствующие элементы И 22,Считылание коммутирующего сигналал выходные шины 28 в следующем послесдлига такте производится третьимтактовым импульсом с выхода 7 распределителя 2, Сдвиг информации в регистре 13 является подготовитель"ной операцией к следующему такту ра.боты и производится в конце каждоготакта. В связи с тем, что в каждомтакте в результате сдвига информации изменяются коды чисел л разрядах 14 регистре 13, изменяется и общая сумма этих чисел в каждом такте.С помощью суммирующего блока 23и регистров 24 и 25 л каждом тактепроизлодится вычисление суммы чисел,сдвинутых из сдлигающего регистра 13,Управление суммированием обеспечилается четвертым тактовым импульсомс выхода 8 распределителя 2, которыйподается на управляющие входы элементов И 21 и регистра 24, При этом кодс лыходов разрядов 14 через элементыИ 21 подается на первые входы суммирующего блока 23, где суммируется ссодержимым регистра 25, В регистре25 хранится значение суммы чиселсдвинутых из регистров 13 за времялсех предыдущих тактов работы, Этаоумма с выходов регистра 24 записылается в регистр.25 вторым тактовымимпульсом с лыхода 6 распределителя2 и подается затем на вторые входысуммирующего блока 23. Таким образсуммирующий блок 23 определяет л к н.7 10 це данного такта работы перед сдвигом информации сумму чисел,.которая будет сдвинута из регистра 13 за врет мя данного и предыдущего тактов работы к следующему тактуЗначение этой суммы переписывается в регистр 24 четвертым импульсом с выхода 8 распределителя 2 и подается затем на вторые входы блока сравнения 17 для сравнения с разностью блока 16 в следующем такте. Записьинформации в регистры 2 ч и 25 производится парафазным кодом, что не требует предва рительного очищения этих регистров. При отсутствии ошибок в кодах, установленных в регистрах 13 в процессе записи и сдвига информации, в каж" дом такте разность, вычисленная бло-. ком 16, равна сумме накопленной в регистре 24, При этом коды на входах блока сравнения 17 совпадают, блок сравнения 17 не Формирует сигнал :ошибки, а второй тактовый импульс с выхода 6 распределителя 2 не считывает этот сигнал через элемент И 19 на триггер ошибки 20. Последний остается в нулевом положении, высокий потенциал с его инверсного выхода разрешает подключение выходов дешифратора 27 через блок элементов И 22 к выходным шинам 28. При наличии ошибок в результате сбоев или отказов в кодах номеров каналов, т,е. при несоответствии ко- е 182 И 8дов в разрядах 14 сдвигающего регист.ра 13 заданным, коды чисел на входахблока сравнения 17 не совпадают,блок сравнения 17 формирует сигналошибки, который подается на элементИ 19. Импульсом с. выхода 6 распределителя 2 в начале такта этот сигналсчитывается с элемента И 9 и пода"ется на единичный .вход триггера 20.1 о Триггер 20 срабатывает и блокируетчерез элементы И 22 выходы дешифрато".ра 27 и таким образом запрещает дальнейшую коммутацию каналов и исключает нарушение очередности коммутации,15 После сдвига всей информации изрегистра 13 все разряды Й обнуляюти устройство возвращается в исходноесостояние. При этом:элемент ИЛИ-НЕ 26вновь подготавливает к открываняюэлемент И 18 и первый импульс с вы"хода 5 распределителя 2 через элемент Й 18 обнуляет регистры 2 Ь и 2,снова переписывает коды из блока 10управления в разряды 1 В регистра 13уь и описываемшй процесс повторяется.Таким образом, в предложенном устройстве автоматически контролируютсякоды коммутируемых каналов, обнаруживаются кратные и одиночные ошибки вэтих кодах в процессе управления икоммутации, тем самым исключаетсявозможность нарушения очередности,коммутации каналов, что повышает надежность и достоверность работы устройства,