Устройство для задержки импульсных сигналов

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоцналистическидРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт. свид-ву(22) Заявлено 070780 (21) 2951403/18-21 (51) М. КП,з с присоединением заявки Нов Н 03 Н 7/30Н 03 К 17/28 Государственный комитет СССР по делам изобретений и открытий) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ ИМПУЛЬСНЫХ СИГНАЛОВ 20 3 Изобретение относится к импульсной технике и может быть использовано в различных отраслях машиностроения, в частности в атомном машиностроении и котлостроении, а также в металлургическом проИзводстве при сборе и обработке информации о ходе технологических процессов, например сварки, термообработки, выплавки и внепечной обработки стали, а также в автоматизированных системах управления технологическими процессами.При сборке и обработке информации о ходе технологических процессов, а также управлениятехнологическими процессами возникает необходимость задержки на заданный отрезок времени инфориации,представленной в виде импульснойпо- следовательности с переменным интервалом импульсов и характеризующей параметры процесса. Причем время задержки может превышать несколько интервалов следования импульсов.Известна полупроводниковая линия задержки, содержащая и последовательно соединенных сложных инверторов, резисторы в змиттерных цепях транэнсторон парафазных каскадов всех инверторов соединены с общей линией через .индий резистор 1). Недостатком известного устройства является его сложность.Наиболее близким к изобретению является дискретно-аналоговая линия задержки, содержащая блок управления, ключи записи и считывания, запоминающие ячейки, состоящие из ключа и запоминающего конденсатора, блок пре. образования, операционные усилители, подключенные между выходами и входами запоминающих, звеньев, образованных из двух параллельно включенных четных и нечетных запоминающих ячеек, каждая иэ которых состоит из ключа записи, сигнальный вход которого является входом ячейки, ключа считывания, выход которого является выходом ячейки, и параллельно соединенных запоминающего конденсатора и ключа, выход которых подключен к общей шине, а вход - к выходу ключа записи к входу ключа считывания, при этом блок преобразования подключен своим сигнальным входом к источнику сигналов, выходом - к входу первого запоминающего звена, дополнительным выходом - к нулевому отводу линии задержки и управляющими входами - к дополнительным выходам блока управления, а дополнительныевыходы всех операционных усилителей -к соответствующим отводам линии задержки, управляющие входы ключей четных и нечетных запоминающих ячеек подсоединены соответственнок третьему и первому выходам блока управления,управляющие входы ключейсчитывания четных запоминающих ячеек - соответственно к четвертому и второму входам блока управления, управляющие входы ключей считывания 10 четных запоминающих ячеек - к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеек - к третьему и четвертому выходам 15 блока управления (2).Недостатки этого устройства следующие: число ячеек в устройстве за. держки во много раз превышает число импульсовпоступающих на вход устройства за время задержки, что при 20 водит к значительному усложнению устройства,трудностям реализации, снижению надежности; устройство не позволяет плавно регулировать величину задержки, поскольку для этого требуется синхронное регулирование параметров ячеек на одну и ту же величину, что весьма сложно и не представляется возможным.Целью изобретения является повышение надежности путем сокращения числа запоминающих ячеек с одновременным обеспечением плавности регулировки величины задержки.Поставленная цель достигается тем,З 5 что в устройство для задержки импульсных сигналов, содержащее ключи и запоминающие ячейки, состоящие из разрядного ключа и конденсатора, введены компаратор, источник эталонного 40 напряжения, элемент И, элемент ИЛИ а в каждую ячейку - триггер и зарядный резистор, причем число ячеек определяется максимальным числом импульсов, приходящихся ца вход уст ройства за время задержки, при этом входом устройства являются входы ячеек, соединенные параллельно, а входом каждой из ячеек является единичный вход триггера нулевой выход 50 которого соединен с управляющим входом разрядного ключа, подключенного параллельно конденсатору, соединен ному через зарядный резистор с источ" ником питания, единичный выход триггера подключен к стробирующему входу ключа сброса, а нулевые входы триггеров через ключи сброса соединены с выходом компаратора, информационные входы которого подключены к конденсаторам ячеек, а вход источника опор ного напряжения - с источником эталон ного напряжения, ячейки соединены в кольцо посредством соединения единичного .выхода триггера предыдущей ячейки с входом синхронизации триггера б 5 последующей ячейки, при этом единичный выход триггера последней ячейкисоединен с входом синхронизации триггера первой ячейки через элемент ИЛИУвторой вход которого подключен через элемент И к нулевым выходам триггеров ячеек, кроме того, нулевой выход триггера каждой предыдущей ячейки соединен с управляющим входомключа сброса каждой последующей ячейки, выход компаратора соединен свыходной клеммой устройства.На чертеже представлена функциональная схема устройства.Устройство содержит входную клемму 1 для подключения источника сигнала, ячейки (2-1) - (2-п), число которых определяется максимальным числом импульсов импульсной последовательности, поступающих на вход устройства за время задержки Т. Каждая из ячеек (2-1) - (2-и) содержит триггер 3, разрядный ключ 4, конденсатор 5, зарядный резистор 6,. ключ сброса 7, единичный вход триггера 3 подключен к входной клемме устройства, нулевой выход триггера 3 к входу управления разрядного клю" ча 4, подключенного параллельно конденсатору 5, который через зарядный резистор б соединен с источником питания Е, единичный выход, триггера подключен к стробирующему входу ключа 7 сброса, компаратор 8, информационные входы которого подключены к конденсатору 5 ячеек, выход компаратора через ключ 7 сброса соединен а нулевыми входами триггеров 3 ячеек, источник опорного напряжения 9, подключенный к входу опорного напряжения компаратора 8, ячейки соединены вкольцо посредством подключения единичного выхода триггера 3 каждой предыдущей ячейки к входу синхронизации триггера 3 каждой последующей, ячейки, при этом единичный выход триггера последующей ячейки подключен к входу синхронизации первичной ячейки через элемент 10 ИЛИ, второй вход которого через элемент 11 И подключен к нулевым выходам триггеров ячеек, кроме того, нулевой выход триггера каждой предыдущей ячейки подключен к входу управления ключа сброса каждой последующей ячейки. Выход 12 устройства подключен к выходу компаратора 8Устройство работает следующим образом.В исходном состоянии триггеры 3 ячеек сброшены и находятся в нулевом состоянии, разрядные ключи 4 открыты высоким потенциалом, поступающим с нулевых выходов триггеров, конденсаторы 5 разряжены. Причем триггер первой ячейки открыт по единичному входу высоким потенциалом, поступающим с элемента 10 ИЛИ и образующимФормула изобретения 65 ся в результате высоких потенциалов на все входы элемента И 11 с нулевых выходов ячеек, разрешая прием информации по единичному входу триггером 3 ячейки 2-1, а прием информации триггерами остальных ячеек запрещен низкими потенциалами, поступающими с единичных выходов предыду. щих ячеек.В момент времени Ть первый импульс импульсной последовательности 1 О поступает на входную клемму 1 устройства и переводит триггер 3 ячейки 2-1 из нулевого состояния в единичное. При этом разрядный ключ 4 первой ячейки закрывается и начина етая заряд конденсатора 5 через резистор б, что приводит к линейному нарастанию напряжения на первом входе компаратора 8. Кроме того, высокий потенциал, поступающий с единого выхода триггера 3 первой ячейки, разрешает прием информации триггером 3 ячейки 2-2 и разрешает управление ключом 7 сброса ячейки 2-1, высокий потенциал, поступающий с нулевого выхода триггера 3 ячейки 2-п, от. крывает ключ 7 сброса, при этом нулевой вход триггера 3 ячейки 2-1 подключается к выходу компаратора 8 Низкий потенциал, поступающий на первый вход элемента И 11 с нулевого выхода триггера 3 ячейки 2-1, запрещает прием информации триггером 3 ячейки 2-1 по единичному входу. Второй импульс импульсной последовательности переводит в единичное состояние триг-З 5 гер 3 ячейки 2-2, При этом разрядный ключ 4 ячейки 2-2 закрывается и на-. чинается заряд конденсатора 5 через регулятор, что приводит к линейному нарастанию напряжения на втором входе 40 компаратора 8. Кроме того,.разрешается управление ключом 7 сброса ячей-. ки 2-2, низкий потенциал, поступающий с нулевого выхода триггера 3 ячейки 2-1, сохраняет закрытое состояние ключа 7 сброса ячейки .2-2 и разрешается прием информации по единичному входу триггера 3 ячейки 2-3. Через время ьТ = ьТ + ЬТ" на входе устройства появляется третий импульс.50 При этом триггер 3 ячейки 2-3 устанавливается в единичное состояние начинается заряд конденсатора 5 ячейки 2-3, разрешается управление ключом сброса 7 ячейки 2-3 и прием информации триггером 3 ячейки 2-4.55Через время дТ = Т напряжение на первом входе компаратора 8 достигает эталонного, при этом на выходе компаратора 8 появляется высокий потенциал, поступающий через открытый ключ 7 сброса на триггер 3 ячейки 2-1 и устанавливающий триггер 3 в нулевое состояние, разрядный ключ 4 открывается и конденсатор 5 ячейки 2-1 быстро разряжается, компаратор 8 воз" вращается в исходное состояние. При этом на выходе 12 устройства формиРуется импульс, задержанный относительно первого входного импульса на время Т . Через время ьТ = Т+ ьТ напряжение на втором входе компаратора достигает величины эталонного напряжения, и на выходе компаратора 8 появляется высокий потенциал, триггер 3 ячейки 2-2 устанавливается в нулевое состояние, конденсатор 5 ячейки 2-2 быстро разряжается через открывшийся ключ 4, компаратор 8 устанавливается в исходное состояние, на выходе устройства формируется импульс, задержанный относительно второго входного импульса на время ьТ = = Т. Через время Т = Т + дТ+ ьТ" на выходе устройства аналогичным образом сформулируется импульс, задержанный относительно третьего входного импульса на время ьТ = Т . Через время Т, равное временному интервалу между первым и к-импульсом, увеличенному на время задержки Т, на выходе устройства появится импульс, задержанный относительно к-го входного импульса на время задержки Т.Таким образом, на выходе устройства через время Т после поступления к-го импульса на выходе устройства формируется импульсная последовательность из к импульсов, каждый из которых задержан относительно соответствующего входного на время задержкиРегулируя величину эталонного напряжения, можно плавно изменять величину Т времени задержки.Предлагаемое устройство позволяет задерживать импульсы с переменным интервалом следования на время Т, за которое на вход устройства поступает к импульсов при количестве ячеек устройства задержки, не превышающем к, т.е. сократить количество ячеек устройства задержки в 5 + 15 раз по сравнению с известными устройствами. Это упрощает конструкцию, уменьшает габариты и повышает надежность устройства. Кроме того, устройство позволяет плавно регулировать величину задержки, что расширяет функциональные возможности устройства задержки Устройство для задержки импульсных сигналов, содержащее ключи и запоминающие ячейки, состоящие из ключа и конденсатора, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности путем сокращения числа запоминающих ячеек с одновременным обеспечением плавности регулировки величины задержки, в него введены компаратор, источник эталонного напряжения, элемент И, элемент ИЛИ, ав каждую ячейку - триггер и зарядныйрезистор, при этом к входной клеммеустройства подключены входы ячеек,соединенные параллельно, а входомкаждой из ячеек является единичный 5вход триггера, нулевой выход которого соединен с управляющим входом разрядного ключа, подключенного параллельно конденсатору, соединенномучерез разрядный резистор с источни Оком питания, единичный выход триггера подключен к стробирующему входуключа сброса, а нулевые входы триггеров через ключи сброса соединеныс выходом компаратора, информацион-,ные входы которого подключены к конденсаторам ячеек, а вход источникаопорного напряжения соединен с источником эталонного напряжения, ячейкисоединены и кольцо посредством соединения единичного выхода триггера предыдущей ячейки с входом синхронизации триггера последующей ячейки, при этом едикичный выход триггера последней ячейки соединен с входом синхронизации триггера первой ячейки через элемент ИЛИ, второй вход которого подключен через элемент И к нулевым выходам триггеров ячеек, кроме того, нулевой выход триггера каждой предыдущей ячейки соединен с управляющим входом ключа сброса каждой последующей ячейки, выход компаратора соединен с выходной клеммой устройства.Источники информации,принятые во внимание при экспертизе 1Авторское свидетельство СССР У 478430, кл. Н 03 Н 7/30,27.10,72. 2. Авторское свидетельство СССР 9 665393, кл, Н 03 Н 7/30, 06.12.76921047 оставит ехред М ь А. ТимофеевТепер Корректор М. Демч Пет Редак аказ 2377 пиал ППП, Патент, г. Ужгород, Ул. ПрОектная, 4 2 Ти ВНИИПИ Гос по дела 3035, Москва,. 954рственнзобрете35, Рау Подписноо комитета СССРй и открытийкая наб., д. 4/