Преобразователь фаза-код с автоматической коррекцией погрешности преобразования

(72) Авторы изобретеии Скрипник, А. И. Суд-Злочевский, Е. И. Савченко и А. С. Бойко 71) Заявите ПРЕОБРАЗОВАТЕЛЬ ФАЗА - КОД С АВТОМАТИЧЕСКОЙ КОРРЕКЦИЕЙ ПОГРЕШНОСТИ ПРЕОБРАЗОВАНИЯ три преоб матически разовател Изобретение относится к информа ционно-преобразовательной технике и может быть использовано для вания значений фазовых углов щенной точностью.Известен двухканальный преобразователь фазакод с гетеродинным преобразованием частоты сигналов, сдвинутых по фазе. В этом устройстве: введение третьего коммутируемого канала с гетеродинированием.для поочередного преобразования входных сигналов позволяет формировать управляющий сигнал, пропорциональный фазовой нендентичности основных каналов 1Недостатком этого преобразователя является трудность выполнения двух избирательных усилителей в основных каналах с перекрестными (зеркальными) фазочастотными характеристиками.Наиболее близким по технической сущности является измерительный преобразователь фаза-код, содержащий автб- преобисло с ретчнк блок кан овательнь а ереключателазового сдеверсивный кодирос повыа импульсов счетчиде, счыходе гистрами памяти на вых регистром памяти на правлений 2, Недостатком этого уляется неполное исключ0ментальных погрешностения фазового сдвига врешности основного пре ойства яв ие инстру- преобразоваод. Так, по бразователя импульсов, я промежуточвого сдвига не обнаружиии и поэтому. ости кодироала, возникаю астоты счетных сти фронтов также не корфазового. сдвига в число в котором осуществляетс ное преобразование фазо во временной интервал,. ваются системой коррекц не исключаются. Погреши вания временного интерв щие от нестабильности ч импульсов и нестабильно одируемого инт ектируются.аЬ т" уц а о иенский технологический институт легк й промьвпденностиЦель изобретения - повьпвение точности преобразования.Поставленная цель достигается тем, , что в преобразователь, содержащий в каждом из трех преобразовательных каналов смеситель и последовательно соединенный с ним избирательный усилитель, общий для всех преобразовательных каналов гетеродин, два преобразователя фазового сдвига в число импульсов, причем входы одного из них соединены с выходами избирательных усилителей первого и второго преобразовательных каналов, входы, другого - с выходами избирательных усилителей второго и третьего преобразовательных каналов, счетчик импульсов с двумя регистрами памяти на выходе, реверсивный счетчик ияпульсов с регистром памяти на выходе, входы счетчиков импульсов соединены с выходами первого и второго преобразователей фазового сдви га в число импульсов соответственно, автоматический переключатель, своими входами соединенный с сигнальными входами смесителей первых двух преобразовательных каналов, а выходом - с сигнальным входом смесителя в третьем преобразовательном канале, блок управления, выходы которого соединены с управляющими входами счетчиков импульсов, регистров памяти и автоматического переключателя, введены формирователь коротких импульсов и три триггерных делителя частоты, входы которых соединены с выходом формирователя коротких импульсов, входом подключенного к общему гетеродину, выход первоготриггерного делителя частоты соединен с управляющим входом смесителяпервого преобразовательного канала,первый выход второго триггерного делителя частоты соединен с управляющим входом смесителя второго преобразовательного канала, а второй спервым входом блока управления, первый вход третьего триггерного делите"ля частоты подсоединен к управляющему входу смесителя третьего преобразовательного канала, а второйвыход: в . ко второму входу блока управления, установочные входы .первоготриггерного делителя частоты соединены с выходом регистра памяти реверсивного счетчика импульсов, выходы регистра памяти другого счетчика соединены с установочными входамивторого триггерного делителя частоты.На чертеже показана структурнаясхема устройства.Устройство содержит автоматическийпереключатель 1, гетеродин 2, формирователь 3 коротких импульсов, триггерные делители 4-6 частоты, смеси тели 7-9, блок 1 О управления, регистры 11 и 12, избирательные усилители13-15, преобразователи 16 и 17 фаза -число, реверсивный счетчик 18 импульсов, счетчик 19 импульсов, регистр 20., 13, Устройство работает следующим образом.Цикл преобразования состоит изтрех тактов, длительность которыхзадается блоком 10 управления. В на 2 ю чале первого такта счетчики 18 и 19импульсов, регистры 11, 12 и 20 памяти, делители 4-6 частоты с помо,щью импульса блока 1 О управленияпереводятся в исходное (нулевое) 25 состояние. Автоматический переключа" .тель 1 соединяет сигнальный вход сме.сителя 7 с сигнальным входом смесителя 9. Входное напряжениеО 1О э 1 п(СУй +Вфла) с измеряемой фа" ЗО эой поступает на сигнальные входысмесителей 7 и 9, а входное опорноенапряжение О,2= О 1 з 1 пий - на сигнальФный вход смесителя 8. Напряжение об".щего гетеродина 2 через формирователь 3 коротких импульсов поступает на триггерные делители 4-6 частоты с коэффициентами деления К. В результате деления частоты на управляющие входы смесителей 7-9 поступают переменные напряжения прямоуголь",ной формыО =0 вр Ми(а 19,+Ч,), 0 фО ЧР 1 61 И (ВХЧ 4 ф 111 г) 459 1 1 1 Я 1 М 1 6 р ЧГ)где(Ю и 1 - частота и фаза гетеродинГ Гного напряжения; О 1 Ии 1 = в - амплитуда и частота прямоугольного напряженияна выходах триггерных делителей частоты;Я и 1 - фаэовые сдвиги, вносимые Ъ 4гделителями частоты 4;5 и6 соответственно.С помощью избирательных усилителей13, 14 и 15 в каждом иэ каналов выде."т.е. разностный код пропорционален фазовой погрешности от неидентичности фазовых характеристик каналов и кодирующих блоков, Разностный (кор- . ректирующий) код по сигналу блока 10 управления записывается в конце такта в регистр 11 памяти.В третьем такте по сигналу блока 10 делитель 5 частоты переводится в начальное состояние (Ч= Чо).В момент, когда все триггеры делителя 5 переходят из состояния "Единица" в состояние "Нуль", на первый вход блока 10 поступает сигнал, по которому блок 10 выдает команду переписи числа М, записанного в регистре 11, в делитель 4, вследствие чего триггеры делителя 4 устанавливаются в состояния, определяемые кодом Й. После этого сдвиг фаз напряжений 0 и 114 определяется выраже- нием Кяфь о 4% Чоф 2,+Ю где ф 3 - масштабный коэффициент преЯобразования код - фаза делителя 4 частоты.Код, соответствующий фазовому сдвигу между сигналами избирательных уси" лителей 13 и 14 с учетом гетеродинных напряжений равенК РЬАд+фъ+д=каи( +ф-Я,.Кя. При выборе К Фазовый сдвиг,вносимый делителем 4 частоты, компенсирует фазовую погрешность от неидентичности преобразовательных характеристик звеньев в первом и втором преобразовательных каналах и погрешность кодирования преобразовательных звеньев 16 и 19, и результирующий код Иэ К,11 , Ло сигналу 10 управления этот код переносится в регестр 20, где хранится до следующего цикла преобразования, состоящего из трех тактов.Предлагаемый преобразователь реализуется на современной элементной ,базе - интегральных микросхемах, Благодаря цифровой коррекции погрешнос.ти преобразователя снижаются требования к стабильностями и идентичности характеристик микросхем и их внешних элементов, что позволяет применять 5 1 О 15 20 25 ЗО 35 40 45 50 55 более простые и дешевые элементы иузлы.Формула изобретения Преобразователь фаза - код с автоматической коррекцией погрешности преобразования, содержащий в каждом из трех преобразовательных каналов смеситель и последовательно соединенный с ним избирательный усилитель, общий для всех преобразовательных каналов гетеродин, два преобразователя фазового сдвига в число импульсов, причем входы одного из них соединены с выходами избирательных усилителей первого и второго преобразовательных каналов, входы другого - с выходами избирательных усилителей второго и третьего преобразовательных каналов, счетчик импульсов с двумя регистрами памяти на выходе, реверсивный счетчик импульсов с регистрами памяти на выходе, входы счетчиков импульсов соединены с выходами первого и второго преобразователей фазового сдвига в число импульсов, соответственно, автоматический пере-ключатель, входами соединенный с сигнальными входами смесителей первых двух преобразовательных каналов, а выходом " с сигнальным входом смесителя в третьем преобразовательном канале, блок управления, выходы которого соединены с управляющими входами счетчиков импульсов, регистров памяти и автоматического переключатет ля, о т л и ч а ю щ и й с я тем, что, с целью повышения точности преобразования, введены формирователь коротких импульсов и три триггерных делителя частоты, входы которых соединены с выходом формирователя коротких импульсов, входом подключенного к общему гетеродину, выход первого триггерного делителя частоты соединен с управляющим входом смесителя первого преобразовательного канала, первый выход второго триггерного делителя частоты соединен с управляющим входом смесителя второго преобразовательного канала, а второйс первым входом блока управления, первый выход третьего триггерного делителя частоты подсоединен к управ-, ляющему входу смесителя третьего преобразовательного канала, а второй выход - ко второму входу блока уп" равления, установочные входы первого триггерного делителя частоты соедине883784 10 Составитель Л. АгееваРедактор О. Половка Техред М,Рейвес Корректор В. Синицкая каз 10218/68 Тираж 735 ВНИИХИ Государственного к по делам изобретений и 113035, Москва, Ж, РаПодписноеомитетаСССРоткрытийушская наб., д. 4/5 ППП "Пат г. Ужгород, ул. Проектная, 4 Ф ны с выходом регистра памяти реверсивного счетчика импульсов, выходы регистра памяти другого счетчика соединены с установочными входами второго триггерного делителя частоты.Источники информации, принятые во внимание.при экспертизе 1 Авторское свидетельство СССРФ 564100, .кл. Н 03 К 13/20,1976. 2. Авторское свидетельство СССРпо заявке В 2508398/18-21, .19781 прототип).