Делитель частоты на девять

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К ЛВТОРСНОМУ СВИДЕТЕЛЬСТВУ Союэ СоевтсннлСоцнвпнстнчесннлРеспубпнн(23) Приоритет Гасударственный ленлтет СССР ле делам лзебретанлл в атлрытнй) Заявитель 4) ДЕЛИТЕЛЬ ЧАСТОТЫ ЯТЬ Изобретение относится к импульсной технике.Известен делитель частоты, содержа щий два счетчика импульсов, снабженных входными и выходными схемами, логичес 5 кую схему предварительной установки коэффициента деления, состоящую из логических элементов И, ИЛИ, НЕ, управляющее устройство1.Однако этот делитель сложен.Наиболее близкйм к предлагаемому является делитель, содержащий три логических элемента И-НЕ, четыре триггера памяти, три коммутационных триггера, выходы первого из которых соединены с первым входом первого триггера памяти и первым входом первого логического элемента И-НЕ, выход которого соединен с одним входом первого коммутационного триггера, вторым входом первого триггера памяти, первым входом второго триггера памяти и первым входом второго логического элемента И-НЕ, второй вход которого соединен с выходом второго триггера памяти, второй вход которого соединен с вторымвходом первого логического элементаИ-НЕ, первым входом третьего логического элемента И-НЕ и выходом третьего триггера памяти, первый вход которого соединен с выходом второго логического элемента И-НЕ, третьим входомвторого триггера памяти и первым входом второго коммутационного триггеравторой вход которого соединен с вторымвыходом второго триггера памяти, третийвход соединен с вторым входом первогокоммутационного триггера, а четвертыйвход подключен к выходу первого коммутационного триггера, третий вход которого соединен с выходом третьего догического элемента И-НЕ и первым входом третьего коммутационного триггера,второй вход которого соединен с вторымвходом третьего триггера памяти, ттервый вход четвертого триггера памятисоединен с выходной шиной и выходомтретьего коммутационного триггера,1 ретцй В,Од кото)2 ого соединен с трет - имц входами первого ц второго логически и эл е мецтг 2 Р И НЕ, с Ооте 2 етст ВуОеи ми Е 2 хода тцц пг рпо о и В 1 О)2 ог 0 Кслц 1 ъ та и ио цых триггеров ц Входной шиной 22.Однако тако 1 делитель недостаточно надежен.Е)ельо изобретения яе 2 ллетсл повьпцение надежности.Это достигается тем, что в делителе, частотъ 1, ссдержац 2 ем трц логических элемента И-ЕЕГ, четыре т)2 игге)2 а памяти, тр 2 е коммутационных триг 0)а, Выходы первого цз ееспорых соединены с первым Входом ПОЕ 2 ВОГО т)эиГГе)2 а памяти и И 2)2 - ВЬЕМ ВХОДОМ ПЕРВОГО ЛОГИЧЕСКОГО ЗЛЕМЕЦ- та И-НГ, выход которого соединен с Одним входом первого коммутационного триггера, вторым Входом первого триггера памяти, первым Входом второго триггера памяти и первым Входом логического элемецта И-НГ, второй вход которого соединен с выходом второго триггера памяти, Второй Вход которого соединен с вторым входом первого логического элемента И-НЕ, первым входом третьего логического элемента И-ЕЕЕ ц выходом третьего триггера памяти, первый вход которого соедццен с выходом второго логического элемента И-ЕЕГ, третьим входом Второго триггера памяти и первым Входом второго коммутационного триггера, второй вход которого соединен с вторым выходом второго триггера памяти, третий вход соединен с вторым входом первого коммутационного триггерар четвертый вход подключен к выходу первого комлеутационного триггера, третий вход которого соединен с выходом третьего логического элемента И-НЕ и первым входом третьего коммутационного триггера, второй вход которого соединен с вторым входом третьего триггера памяти, первый вход четвертого триггера памяти соединен с выходной шиной и выходом третьего коммутационного триггера, третий вход, которого соединен с третьими входами первого и второго логических элементов И-НЕ, соответствующими входами первого и второго коммутационных триггеров и входной шиной, выход третьего коммутационного триггера.соединен о вторым входом третьего элемента И-ИЕ, четвертым входом первого триггера памяти и двумя дополнительными входами второго коммутационного триггера, выход первого коммутационного треггера соединен с четвертым входом це)2200 2 О 1 иСекоО 22 Егл 1 ецта -е 11. рТЕ 2 ДТ 2,ИМ ХОДОМ ТЕЕТ 1,Е.О 2 О Цгуско Оэле мецта И-Е ЕЕ т)Отьцм пходом третьеО Г) ц Г) Ил 5 и, етто)2 м Входол5 тЕ)гтьео колглчтИиоцОО тригго)2 а иВто)Ле Входом четвертого тЕ 2 игге)2 а памяТЦ, 22 ХОД КОТОРОГО СОЕДЦЦЕЦ С ПЯТЫМ ВХОдом трет,0 о коммутаццоцого т)2 иггеЕ 2 а,дополццтельцый вход которо о соединен10с Вьходом Вто)2 ОГ 0 220 Ического злемоц -ЕЕ-Е ЕЕ-Е,На ертеже приведена структурнаяэлектрическая схема ц)2 едлааелОг о де 2 ЦТЕЕ Я.152202 ИтелЕ, содержит гетыре триггерапамяти 1-4, Выполненных ца логическихэлементах И-НЕ 5-12, коммутационныет)2 иг геры 13 - 18, выполненные на логических злемецтах И-НЕ 16 - 21, илогические злеленты И-НЕ 22- 24.Входной сигнал подается на входную шину 25, Выходной сигнал сцимается с выхода 26.25Устройство работает следующим образом,В исходном состоянии все триггерыпамяти 2 - 4 находятся в нулевом состоянии, а тактирующий сигнал, поступаю 30щий ца шину 25 отсутствует ( равен логическому нулю), В этом случае на выходах логических элементов И-НЕ 5, 7,9, 11, 18, 19, 21, 22, 24 будет сигнал, равный логической единице, на Выхо 35дах остальных логических элементовИ-НЕ будет сигнал, равный логическому, нулю. С приходом первого входного импульса открывается логический элементИ-НЕ 18 и на его выходе появляетсясигнал, равный логическому нулю, который устанавливает триггер памяти 1 вединичное состояние. Наличие связи свыхода элемента И-НЕ 18 на вход элемента И-НЕ 19 препятствует появлению45 на выходе логического элемента И-НЕ19 сигнала, равного логическому нулюв момент действия входного импульса.По окончании действия входного импульса на выходе Логического элементаИ-НЕ 19 появляется сигнал, равный логическому нулю, а на выходе логического элемента И-НЕ 16 - сигнал, равныйлогической единице, Поэтому с приходом второго входного импульса логическийнуль появляется на выходе логического элемента И-НЕ 22, который устанавливаетвторой триггер памяти 2 в единичноесостояние, а первый триггер памяти 1в нулевое состояние. Наличие связей15 40 г вьхода лоиче кого элемента ИГ;о Гця входь 1 лог ическцх элементов И-НЕ1 Ь и 2п 1 епятствует появлению нд их выходах сигнала, равного логическому пулю в мочеп действия тактирующего сцгцялд. 11 о окоцчан 1 ц действия второго входного импульса нд ьч сходе логического элемента ИЕ 16 появляется сигнал, равцьй логическому нулю и поэтому с приходом третьего входного импульса логический нуль появляется ца выходе логйческого элемента И-НЕ 24, устанавливая третий триггер памяти 3 в единичцое состояние. Сигнал равный логическому нулю, с нулевого выхода третьего триггера памяти 3 устанавливает в нулевое состояние второй триггер памяти 2. Наличие связей с выхода логического элемента И-НЕ 24 на входы логических элементов И-НЕ 8, 18, 21 препятствует появлению на их выходах логического нуля в момент действиявходного сигнала. С приходом четвертого входного импульса открывается логический элемент И-НЕ 18, устанавлиг 5 вая первый триггер памяти 1 в единичное состояние. Г 1 о окончании действия входного импульса подготовленным к срабатыванию оказывается логический элемент И-НЕ 17, поскольку на выхозо дах логических элементов И-НЕ 16 и 23 - логическая единица. Следовательно, с приходом пятого входного импульса на выходе логического элемента И-НЕ 17 появляется сигнал, равный логическо 35 му нулю, который устанавливает первый и третий триггеры памяти в нулевоесостояние, а четвертый триггер памям ти 4 - в единичное состояние.Далее аналогичным образом с приходом шестого входного импульса первый триггер памяти устанавливается в единичное состояние, с приходом седьмого входного импульса вторОЙ триггер памяти устанавливается в единичное состояние, а первый триггер памяти - в нулевое состояние. С приходом восьмоговходного импульса третий триггер памяти устанавливается в единичное состояние, а второй триггер памяти уста навливается в нулевое состояние.По окончании действия восьмого входного импульса подготовленным к срабатыванию оказывается логический элемент И-НЕ 21, поэтому с.приходом девятого входного импульса на выходе логического элемента И-НЕ 21 появляется сигнал, равный логическому нулю,который поступает ца выход 26 и возвращает делитель в исходное состояние, устяцаГ 1 лиГяя триггеры памяти в нулевое состояцие.Формула изобретенияДелитель частоты на девять, сойерждций трц логических элемента И-НЕ, четыре триггера памяти, три коммутационных триггера, выходы первого из которых соединены с первым входом первого триггера памяти ц первым входом первого логического элемента И-НЕ, выход которого соединен с одним входом первого коммутационного триггера, вторым входом первого триггера памяти первым входом второго триггера памяти и первым входом второго логического элемента И-НЕ, второй вход которого соединен с выходом второго триггера памяти, второй вход которого соединен с вторым входом первого логического элемента И-НЕ, первым входом третьего логического элемента И-НЕ и выходом .третьего триггера памяти, первый вход которого соединен с выходом второго логического элемента И-НЕ, третьим входом второго триггера памяти и первым входом второго коммутационного триггера, второй вход которого соединен с вторым входом второго триггера памяти, третий вход соединен с вторым входом первогс коммутационного триггера, а четвертый вход подключен к выходу первого коммутационного триггера, третий вход которого соединен с выходом третьего логического элемента И-НЕ и первым входом третьего коммутационного триггера, второй вход которого соединен с вторым входом третьего триггера памяти, первый вход четвертого триггера памяти соединен с выходной шиной и выходом третьего коммутационного триггера, третий вход которого соединен с третьими входами первого и второго логических элементов И-НЕ, соответствую- шими входами первого и второго коммутационных триггеров и входной шиной, о т л и ч а ю ш и й с я тем, что, с целью повышения надежности, выход третьего коммутаццонцого триггера соединен с вторым входом третьего элемента И-НЕ, четвертым входом первого триг гера памяти ц двумя дополнительнымивходами второго коммутационного триггера, выход первого коммутационногоСоставитель Т. Артюхедактор Н, Хлудова Техред Л. Алферова Коррект ров ОбО Подпискомитета СССРоткрытийнаб д, 4/5 каз 5745/53ЦНИИПИ Государспо делам изобре113035, Москва, Ж,Тираж венног ений и аушск иал ППП Патент", г. Ужгород, ул, Проектная,тра гера соединен с четвертым входом первого логического элемента И-НЕ, третьим входом третьего логического элемента И-ИЕ, третьим входом третьего триггера памяти, четвертым входом третьего коммутационного триггера и вторым входом четвертого триггера памяти, выход которого соединен с пятым входом третьего коммутационного тригера, дополнительный вход которого сое-. динен с выходом вто 1 сн о ло н и;околэлемента И-НЕ. Исто ники ннфорл 1 ацни, принятые вовнимание при экспертизе1. Патент СИЛ % 3678396,кл. 328-48, 18.07.72.2. Авторское свидетельство СССРИо 558405, кл. Н 03 К 23/02,14,08,75.