Устройство для подавления помехпри цифровой передаче импульснойпоследовательности

(22) Заявлено 01,08. 77 (21) 2514637/18-21 (5 ) М. Кл. с присоединением заявки РЙ 6 О И 19/00//Н 03 К 5/13 аояЧРРктааииый коюитот СССР ио ладан иаооретеиий и открытий. 7(088.8) Дата опубликования описания 23.06.81 72) Автор изобретения В. Швец(54) УСТРОЙСТВО ДЛЯ ПОДАВЛЕНИЯ ПОМЕХ ПРИ ЦИФРОВОЙ ПЕРЕДАЧЕ ИМПУЛЬСНОЙ ПОСЛЕДОВАТЕЛЬНОСТИВ и Изобретение относится к импульсной технике и предназначено для селекции импульсной последовательности в условияк воздействия кратковременных помех, например, в измерительных условияхИзвестно устройство допускового контроля временных интервалов между импульсами, содержащее блок управления, счетчик, схема, формирующие на 10 чало и конец строба, инвертор, триггер строба и выходную схему совпадения, определенным образом соединенные между собой Я .Недостаток такого устройства сос 15 тоит в том, что короткий единичный импульс помехи воспринимается как начало или конец контролируемого временного интервала, а короткий нулевой импульс помехи во время действия рабочего импульса воспринимается как интервал между импульсами.Известно также устройство для подавления помех при цифровой передаче импульсной последовательности,содержащее времязадающий каскад, соединенный с первым входом логическогоэлемента ИЛИ, выход которого черезинвертор подключен к первому входувыходного логического элемента И 2 .Однако кратковременные помехи поуправляющему входу нарушают правильное функционирование устройства, аналичие звена задержки и дифференциального звена ограничивают возможности его применения, Кроме того,устройство не контролирует интервалмежду импульсами,Цель изобретения - повышение помехозащищенности и расширение функциональных возможностей устройства.Поставленная цель достигается темчто в устройство подавления помех прцифровой передаче импульсной последовательности, содержащее времязадающий каскад, соединенный с первым входом логического элемента ИЛИ, выходкоторого через инвертор подключен кинвертора 3 - нулевой сигнал, запрещающий работу выходного логического элемента И 1-, на выходе устройства присутствует единичный сигнал. Входной сигнал на шине 11 принудительно устанавливает триггер 5 в нулевое состояние, логический элемент И (1-и)-3 закрыт, на выходе его - единичный сигнал,Так как на выходе инвертора 2 присутствует единичный сигнал, разрешено переключение триггера 4, у которого на выходе - нулевой сигнал. По сигналу очередного тактового импульса на клемме 12 триггер 4 переключается в нулевое состояние (если до этого оп был в нулевом, то это состояние подтверждается), а по спаду каждого последующего тактового импуль са подтверждается его нулевое состояние. Триггер 7 не переключается даже после снятия сигнала начальной установки, так как на его 3 и К-входе - нулевые сигналы. После снятия сигнала начальной установки на входах триггеров 6 и 7 присутствует единичный сигнал, разрешающий переключение этих триггеров, но они не переключаются, так как нет соответствующих управляющих сигналов.Пусть на устройство, находящееся в исходном состоянии, воздействует импульс входной последовательности, имеющий некоторую длительность, значение которой может изменяться от минимального до максимального, Минимальная длительность рабочего импульса 13 (фиг, 2) равна длительности отрезка 14, а максимальная - длительности отрезка 15. Единичный сигнал на входе устройства принудительно удерживает триггер 4 в нулевом состоянии и разрешает переключение триггера 5.Так как на- входе триггера 5 присутствует единичный сигнал, то по спаду первого пришедшего тактового импульса происходит переключение триггера 5 в единичное состояние. Второй тактовый импульс проходит через логический элемент И (1-и)-3 , на выходе которого присутствует нулевой сигнал, который поступает на Б-вход триггера 6, переключая его в единичное состояние. По спаду второго тактового им 55 пульса происходит также переключениетриггера 5 в счетном режиме в нулевое состояние, а триггер 7 переклю 3 840745 апервому входу выходного логическогоэлемента И, введены четыре триггера,инвертор и П времязадающих логических элементов И, входами подключенных к первому выходу времязадающего5каскада, выходы времязадающих логических элементов И соединены с1 -ми входами логического элементаИЛИ, выход которого подключен к 3,С и К - входам первого триггера, 10выход первого триггера подключен квходу времязадающего каскада, Й - входы первого и второго триггеров соединены между собой, а 5 -вход первоготриггера подключен к выходу логического элемента И, один из входов которого подключен к выходу третьего триггера и к Д -входу второго триггера,а второй вход логического элемента Исоединен с клеммой тактовых импульсов, с С-входами второго, третьегои четвертого триггеров и с К-входамн третьего и четвертого триггеров,у которых через инвертор соединеныЙ-входы, выход четвертого триггера 25подключен к К-входу второго триггера, прямой выход которого подключен,к (1+1)-ым входам второго (1-3) и(1-и)-го времязадающих элементов Ии к 1-входу четвертого триггера, З 0а инверсный выход второго три 111 гераподключен к второму входу выходногологического элемента И, к Д -входутретьего триггера и к первым входам1-2, (1-и) -1 и (1-и)-2 времязадаю- З 5щих логических элементов И.На фиг. 1 приведена принципиальнаясхема устройства; на фиг. 2 - временная диаграмма.Устройство содержит выходные логические элементы И 1-1, 1-2(1-и)-4 , инверторы 2 и 3, триггеры 4-7,времязадающий каскад 8, логическийэлемент ИЛИ 9.45В исходном состоянии на входнойклемме 10 присутствует нулевой сигнал, при нудительно устанавливакщийтриггеры 6 и 7 в нулевое состояние.Нулевой сигнал на выходе триггера 6 50устанавливает счетчик 8 в нулевоесостояние и запрещает его переключение. 31 огические элементы 1-1, 1-2,1-3 (1-п)-1, (1-п)-2, (1-и)-3и (1-и)-4 закрыты, причем на ихвыходах присутствуют единичные сигналы, на выходе логического элементаИЛИ 9 - нулевой сигнал и на выходетаяние. Если же длительность интерваламежду импульсами больше заданной, то логический элемент И(1-а)-выдаст импульс 19, который приводит устройство в исходное состояние.Если последовательность входных импульсов состоит из нескольких импульсов различной длительносги с различными интервалами между ними, то продолжая наращивать число логических элементов И, можно добиться контроля за достаточно сложной формой входного сигнала. Логический элемент И(1-п) срабатывает в момент 20, т.е. тогда, кбгда импульсная последовательность должна закончится, но если входной импульс еще не закончился, то на выходе сигнал не,появится. Это означает, что длительность последнего импульса входной последовательности больше заранее выбранной величины.Выбор временных интервалов, закоторыми устройство осуществляет слежение, т.е. числа импульсов, на которые настроены все логические элементы И, осуществляется из условий необходимой точности и с учетом задержек фронта и спада импульса 21 на выходе устройства относительно импульса на входе устройства, При этом следует учитывать, что при повышении точности, т.е. при увеличении тактовой частоты, устройство может подавлять помехи меньшей длительности. Формула изобретения Устройство для подавления помех при цифровой передаче импульсной последовательности, содержащее время- задающий каскад, соединенный с первым входом логического элемента ИЛИ, выход которого подключен через инвертор к первому входу выходного логического элемента И, о т л и ч а ю " щ е е с я тем, что, с целью повышения помехозащищенности и расширения функциональных возможностей, внего введены четыре,триггера, инвертор ивремязаданжих логических элементов И, входами подключенных к первому выходу времязадающего каскада, выходы времязадающих логических элементов И соединены с 1 -ми входами логического элемента ИЛИ, выход которого подключен к 3 , С и К - входам первого триггера, выход первого триг 5 840745чается в единичное состояние, так какна его 3-входе присутствует единичный сигнал а на К-входе - нулевойпосле чего на Э -входе триггера 5устанавливается нулевой сигнал, и5каждый последующий тактовый импульсподтверждает нулевое состояние триггера 5.Пусть на устройство, находящеесяв исходном состоянни, воздействует 10импульс, который совпадает со спадомтактового импульса. Триггер 5 переключается в единичное состояние, но доприхода очередного тактового импульса импульс заканчивается, поэтому 15триггер 5 возвращается в нулевоесостояние. Таким образом, кратковременный импульс единичной помехи вызывает кратковременное переключениетриггера 5, после чего этот триггер 20возвращается в исходное состояние,После того, как триггер 6 переключится в единичное состояние, разрешается работа счетчика 8, Если длительность первого .импульса последовательности больше максимально возможной (отрезок 15), то на выходе логического элемента И (1"и)-3 появляется импульс, который приводит счетчик 8 в исходное состояние, так как ЗОв данном случае длительность пришедшего импульса велика, т.е. он не является рабочим,После окончания импульса 13 разрешается переключение триггера 4, и З 5по спаду первого пришедшего тактового импульса происходит переключениетриггера 4 в единичное состояние. Поспаду второго тактового импульса происходит переключение триггера 4 в нулевое состояние (в счетном режиме) ипереключение триггера 7 в нулевоесостояние. Если на устройство воздействует кратковременная нулевая помеха(импульс 16), то она может фвызвать 45временное переключение триггера 4 вединичное состояние, затем он возвращается в нулевое состояние по окон-чании воздействия помехи.Аналогично логические элементы 50(И 1-и) и (1-и)-1 предназначены дпяотслеживания длительности временногоинтервала между импульсами. Если длительность временного интервала междуимпульсом 1 3 и импульсом 1 меньше 55заданной, то на выходе логическогоэлемента (1-и) появляется импульс 18,приводящий устройство в исходное сос 7 840745 8 гера подключен к входу времязадающего которого подключен к (1+1)-ым входам каскада, Й"входы первого и второго второго, (1-3) и (1-и) -го время- триггеров соединены между собой, а задающих элементов И и к Э -входу 5-вход первого триггера подключен к четвертого триггера, а инверсный вывыходу логического элемента И, один ход второго триггера подключен к втоиз входов которого подключен к выхо- рому входу выходного логического эледу третьего триггера и ко 1 -входу мента И Д -входу третьего триггера и второго триггера, а второй вход ло- к первым входам 1-2, (1-и)-1 и (1-и)-2 гического элемента И соединен с клем- времязадающих логических элементов И. мой тактовых импульсов, с С-входами щвторого, третьего и четвертого триг- Источники информации, герон и с К-входами третьего и чет- принятые во внимание при экспертизе вертого триггеров, у которых через 1, Авторское свидетельство СССР инвертор соединены К-входы, выход 9457731, кл. Н 03 К 5/20, 1974. четвертого триггера подключен к К-вхо-2, Заявка ФРГ У 2358915, ду второго триггера, прямой выход кл. Н 03 К 5/13, 1975.840745 6 9 диков 5 Тираж 732НИИПИ Государственного комно делам изобретений и отМосква, Ж, Раушская н ПодписноеССР рытий 30 4/5 илиад ектна Редактор С.Заказ 4754 6