Устройство для передачи приемадискретной информации

Союз СоветскикСоциалистическихРеспублик ОП ИСАНИ ЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУОпубликовано 15.03.81. Бюллетень10Дата опубликования описания 25.03.81 во делам изобретений и открытийМосковский ордена Трудового Красного Знамени электротехнический институт связиИзобретение относится к радиотехнике и может использоваться в составе многоадресных систем радиосвя"и и радиоуправления.Известно устройство для передачи-приема дискретной информации, содержащее на передающей стороне последовательно соединенные источник информации, кодер, блок управления, выходы которого подключены к входу синтезатора поднесущих частот и другому входу кодера, а также синхрогенератор и передатчик, а на приемной стороне 10 последовательно соединенные .приемник, смеситель и,вадратурный фильтр, блок управления, выходы которого подключены соответствен го к входу синтезатора поднесущих частот и декодеру, выход которого подключен к получателю информации, а также синхрогенератор 1.Однако данное устройство недостаточно помехоустойчиво.Цель изобретения - повышение помехоустойчивости.20Для этого в известное устройство введены наередающей стороне последовательно соеди нснные дополнительный синтезатор, перемножитель, формирователь и преобразователь частоты, выход которого подключен к передатчику, а другой его вход соединен с выходом синтезатора поднесущих частот, причем дополнительный выход блока управления через генератор псевдослучайной последовательности 1 ГПСП) подключен к другому входу перемножителя, на приемной стороне - два квадратурных канала, образованные выходами квадратурного фильтра, каждый из которых содержит последовательно соединенные временной дискретизатор, аналого-цифровой преобразователь и процессор, выходы которых через вычислитель огибающей подключены к другому входу декодера, причем дополнительный выход блока управления через ГПСГ 1 подключен к входу преобразователя частот, выход которого соединен с другим входом смесителя, а другой вход - с выходом синтезатора поднесущих частот.При этом процессор выполнен, наприМер, в виде семи вычислительных модулей, причем выходы первого вычислительного модуля через второй и третий вычислительные модули подключены соответственно к первым входам четвертого, пятого, шестого и седьмого вычислительных модулей, причем5 О 55 вторые входы соответственно второго и третьего, четвертого и пятого, шестого и седьмого вычислительных модулей объединенымежду собой.Причем вычислительный модуль содержит последовательно соединенные мультиплексор, первую ячейку памяти, вычитающий блок и вторую ячейку памяти, причемвыход первой ячейки памяти через суммирующий блок подключен к первому входумультиплексора, второй вход которого объединен с другим входом вычитающего блока и другим входом суммирующего блока.На фиг. 1 представлена структурнаяэлектрическая схема передающей части предлагаемого устройства; на фиг, 2 - то же,приемной части устройства; на фиг. 3то же, процессора; на фиг. 4 - то же,вычислительного модуля.Устройство для передачи-приема дискретной информации содержит на передающейстороне источник 1 информации, кодер 2,синтезатор 3 поднесущих частот, перемножитель 4, формирователь 5, преобразователь 6 частоты, передатчик 7, генератор 8псевдошумовой последовательности, допол.нительный синтезатор 9, блок 10 управления и синхрогенератор 11, а на приемнойстороне приемник 12, смеситель 13, квадратурный фильтр 14, временные дискретизаторы 15 и 16, аналого-цифровые преобразователи 17 - 18, процессоры 19 и 20, вычислитель 21 огибающей, декодер 22, получатель 23 информации, преобразователь 24частот, генератор псевдослучайной последовательности (ГПСП) 25, синтезатор 26поднесущих частот, блок 27 управления исинхрог"нератор 28, при этом, процессоры,19 и 20 -выполнены каждый в виде семи вычислительных модулей 29; 30, 31, 32, 33,34 и 35, каждый из которых содержит мультиплексор 36, первую и вторую ячейки памяти 37 и 38, вычитающий блок 39 и суммирующий блок 40, кроме того каждый вычислительный модуль 29, 30, 31, 32, 33, 34и 35 содержит триггер 41,Устройство работает следующим образом.Символы или блоки двоичных символов,генерируемые источником 1 в виде соответствующих последовательностей импульсов, поступают на кодер 2, на выходе которого формируется управляющий сигнал,поступающий на дополнительный синтезатор 9, На выходе дополнительного синтезатора 9 генерируется последовательностьсигналов, характеризующаяся последовательностью кодо-временных диаграмм, В перемножителе 4 двухполярная последовательность прямоугольных импульсов умножается на,периодически повторяющийся сегментпсевдослучайной последовательности (ПСП)формируемый генератором 8 и состоящийтакже из двухполярных прямоугольных импульсов. Последовательность, формируемая 5 1 О 15 2 О 25 зо 35 40 45 в перемножителе 4, поступает в формирователь 5, на выходе которого образуется амплитудно-фазовый код, представляющий собой двухполярную последовательность импульсов специальной формы. С выхода фор-. мирователя 5 сигнал поступает на преобразователь 6, где амплитудно-фазовый код модулирует поднесущие частоты, поступающие в определенной последовательности из синтезатора 3. На выходе преобразователя 6 формируется дискретный сложный частотно-манипулированный сигнал, который по-, ступает на модулятор ВЧ передатчика 7 и передается по радиоканалу связи, Кодер 2 под воздействием управляющих сигналов, поступающих из блока 10, может изменять структуру кодо-временных диаграмм и скорость передачи информации. Генератор 8 под воздействием управляющих сигналов может изменять длительность и структуру псевдослучайной последовательности. Синтезатор 3 поднесущих частот под воздействием управляющих сигналов может изменять длительность и порядок чередования поднесущих частот, Принятые ВЧ приемником 12 сигналы поступают на смеси- тель 13, на второй вход которого подается периодически повторяющийся дискретный сложный частотно-манипулированный сигнал с прямоугольной огибающей элемента фазового кода, формируемый в преобразователе 24 путем переноса псевдослучайной последовательности, формируемой генератором 25, на поднесущие частоты, генерируемые синтезатором 26. На выходе смесителя 13 образуется амплитудно-фазоманипулированный сигнал, В квадратурном фильтре 14 формируются две квадратурные составляющие амплитудно-фазоманипулированного сигнала и осуществляется согласованная фильтрация импульсов, составляющих фазовый код, Выходы квадратурного фильтра 14 образуют два квадратурных канала. Во временных дискретизаторах 15 и 16 осушествляется дискретизация сигналов. В процессорах 19 и 20 вычисляются взаимокорреляционные функции, В вычислителе 21 вычисляется последовательность выборочных значений огибающих взаимокорреляционных функций, квадратурные составляющие которых вычисляются процессорами 19 и 20. С выхода вычислителя 21 продукты корреляционной обработки поступают в декодер 22, а затем декодированная последовательность информационных символов, поступает в получатель 23. Блок 27 осуществляет подстройку параметров опорных сигналов и параметров декодера 22 под соответствующие параметры рабочих сигналов выбранного корреспондента.Работа вычислительных модулей 29, 30, 31, 32, 33, 34 и 35 характеризуется циклами, в каждом из которых обрабатываются два последовательных выборочных значения сигнала. В начале цикла триггер 41 устанавливается в состояние, задаюшее направление мультиплексора 36. Затем данные совхода мультиплексора 36 считываются впервую ячейку памяти 37. После этого мультиплексор 36 переключается. В конце цикласчитываются образовавшиеся на выходахсуммирующего блока 40 и вычитающего блока 39 соответственно сумма и разность предыдущего и вновь поступившего выборочныхзначений сигнала в первую и вторую ячейки памяти 37 и 38. Процессоры 19 и 20строятся путем последовательного соединения вычислительных модулей 29, 30, 31, 32,33, 34 и 35 причем в древовидной структурепроцессоров 19 и 20 выделяются группымодулей 30, 31 и 32 и 33, 34 и 35, на которые подаются одинаковые сигналы управления. В процессорах 19 и 20, предназначенных для обработки сегментов из 2 выкборочных значений сигнала, выделяетсяК групп и имеется К шин управляющихсигналов. Каждая последующая группа содержит вдвое большее число модулей, чемпредыдущая, а сигналы управления, поступающие на каждую последуюшую группу,имеют вдвое больший период, чем сигналыуправления, поступающие на предыдущуюгруппу,Формула изобретения1. Устройство для передачи-приема дискретной информации, содержащее на передающей стороне последовательно соединенные источник информации, кодер, блок управления, выходы которого подключены к входу синтезатора поднесущих частот и другому входу кодера, а также синхрогенератор и передатчик, а на приемной стороне последовательно соединенные приемник, смеситель и квадратурный фильтр, блок управления, выходы которого подключены соответственно к входу синтезатора поднесущих частот и декодеру, выход которого подключен к получателю информации, а также синхрогенератор, отличающееся тем, что, с целью повышения помехоустойчивости, введены на передающей стороне последовательно соединенные дополнительный синтезатор, перемножитель, формирователь и преобразователь частоты, выход которого подключен к передатчику, а другой его входсоединен с выходом синтезатора поднесущих частот, причем дополнительный выходблока управления через генератор псевдослучайной последовательности (ГПСП) подключен к другому входу перемножителя, наприемной стороне - два квадратурных канала, образованные выходами квадратурного фильтра, каждый из которых содержит1 Онпоследовательно соединенные временноидискретизатор, аналого-цифровой преобразователь и процессор, выходы которыхчерез вычислитель огибающей подключенык другому входу декодера, причем допол 15 нительный выход блока управления черезГПСП подключен к входу преобразователячастот, выход которого соединен с другимвходом смесителя, а другой вход - с выходом синтезатора поднесущих частот.2. Устройство по п. 1, отличающеесятем, что процессор выполнен, например,в виде семи вычислительных модулей, причем выходы первого вычислительного модуля через второй и третий вычислительныемодули подключены соответственно к первым входам четвертого, пятого, шестогои седьмого вычислительных модулей, причем вторые входы соответственно второгои третьего, четвертого и пятого, шестогои седьмого вычислительных модулей объединены между собой.3. Устройство по п. 2, отличающееся тем,что вычислительный модуль содержит последовательно соединенные мультиплексорпервую ячейку памяти, вычитающий блоки вторую ячейку памяти, причем выход первой ячейки памяти через суммируюший блокподключен к первому входу мультиплексора, второй вход которого объединен с другим входом вычитающего блока и другимвходом суммирующего блока.Источники информации,40 принятые во внимание при экспертизе1. Рид, Блэсболг. Эффективные методыизмерения расстояний и передачи данныхв условиях многолучевого распространениясигналов на линиях самолет-земля и землясамолет, ТИИЭР, 1970,3, с. 146 - 154.Редактор К. Волощук Заказ 427/81 Составитель Е. Любимова Техред А. Бойкас Корректор В. Синицкая Тираж 698 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4