Устройство для контроля цифровыхобектов

О йИС Союз Советских Социалистических Республик(23) Приоритет З 06 Р 11/00 Государствеииый комитет СССР по делан изобретений и открытийДата опубликования описания 25,01,81(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ ОБЪЕКТОВ 2 Изобретение относится к контрольноизмерительной технике и предназначенодля функционального контроля и диагностики неисправностей сложных цифровыхфобъектов, в частности большихинтегральных схем оперативных запоминающих устройств(БИС ОЗУ) в условиях их массового производства, Ономожет быть использовано также дляконтроля и поиска неисправностей различных устройств вычислительной техники и автоматики, построенных наинтегральных схемах,Известно устройство для контроляцифровых объектов, содержащее блок ., 15хранения программы, блок управления,блок анализа, генератор тестов, блоксопротивления и блок сравненияЯ 1Наиболее близким к изобретению потехнической сущности является устройство для контроля блоков памяти, содержащее счетчик адресов, счетчик адресных операций, дешифратор, блоксравнения количества циклов и амплитудно-временной дискриминатор, причем счетчик адресов подключен к блоку формирования адресов, блоку сравнения адресов и блоку анализа, к блоку сравнения адресов и блоку сравне.ния циклов, блок формирования сигна лов управления, соединенный с программным блоком и блоками управления, выходы амплитудно-временного дискриминатора подключены к выходам счетчика"адресов, программного блок а формиров ания чисел, а выход - к блоку управления входы счетчика адресных операций соединены с программными блоками и блоком управления, а выходы - с входами счетчика адресов, блока формирования адресов и блока формирования чисел., вход дешифратора подключен к выходу счетчика циклов, а выходы - к входам блока анализа, блока формирования адресов и блока сравнения циклов, входы блока сравнения количества циклов соединены с программным блоком и выходом сетчика циклов, а. выходы - с входами коммутатора и блока управления 23.Недостатками известного устройства являются низкие качество, полнота и достоверность контроля.Цель изобретения - повышение достоверности контроля.Поставленная цель достигается тем, что в устройство для контроля цифровых объектов, содержащее блок управления, блок хранения программы, счетчик адреса, счетчик циклов, блоксравнения, дискриминатор, Формирователь чисел, Формирователь сигналов, Формирователь адреса и коммутатор, причем первый выход блока хранения программы соединен с первым входом формирователя чисел, выход которого подключен к первому входу дискриминатора и к первому входу коммутатора, выход которого подключен ко второму, входу дискриминатора, второй выход блока хранения программы соединен с первым входом счетчика циклов, первый выход которого подключен к первому входу формирователя адреса, второй,вход которого соединен со вторым входом блока сравнения и с первым выходом счетчика адреса, второй 15 выход которого подключен к первому входу блока управления, первый выход которого соединен с первым входом счетчика адреса, второй вход которого подключен к третьему выходу 2 О блока хранения программы, четвертый выход которого соединен с первым входом формирователя сигналов, второй вход которого подключен к управляющему выходу блока управления, второй выход кОторого подключен к третьему входу дискриминатора, выход которого подключен ко второму входу блока управления, третий вход которого соединен со вторым выходом счетчика циклов второй вход которого подключен к третьему выходу блока управления, четвертый выход которого подключен к первому входу блока хранения программы, пятый выход которого соединен с четвертым входами блока управления, шестой выход которого подключен к четвертому входу дискриминатора, выход формирователя сигналов подключен ко второму входу коммутатора, третий вход которого подключен к вы ходу формирователя адреса, введены делитель частоты, счетчик и элемент ИЛИ, причем первый вход делителя частоты соединен с седьмым выходом блока хранения программы, второй вход делителя частоты объединен с первым входом счетчика и с пятым выходом блока управления, пятый вход которого подключен к первому выходу, делителя частоты, второй выход которого подключен ко второму входу формирователя частоты и к первому входу элемента ИЛИ, третий вход формирователя частоты. объединен с выходом блока сравнения, со вторым входом счетчика, с третьим входом делителя частоты и 55 подключен к шестому входу блока управления, седьмой вход которого подключен к третьему входу счетчика, вы.ход которого соединен со вторым входом элемента ИЛИ.и с четвертым щ входом Формирователя чисел, выход элемента ИЛИ соединен с третьим входом формирователя адреса.Таким образом, за счет введения ,указанных узлов и связей расширяются возможности программирования и темсамым повышается качество контроля.На чертеже изображена блок-схемаустройства для контроля цифровыхобъектов, например БИС ОЗУ.Устройство содержит блок 1 управления, блок 2 хранения программы,счетчик 3 адреса и счетчик 4 циклов,.блок 5 сравнения, дискриминатор б,Формирователь 7 чисел, формирователь8 сигналов, формирователь 9 адреса,делитель 10 частоты, счетчик 11, элемент 12 ИЛИ и коммутатор 13.Блок 1 управления, имеет двусторонние связи с блоками 2 хранения программы, счетчиками 3, адресов и 4циклов, дискриминатором б, делителем10 частоты и счетчиком 11. Один извыходов блока 1 управления подключенк формирователю.8 сигналов управления. Вход блока 1 управления, связанный со входами Формирователя 7 чисел,делителя 10 и счетчика 11, подключенк выходу блока 5 сравнения, Блок2 хранения программы имеет многоканальные связи со счетчиками 3, адресаи 4 циклов, дискриминатором б, формирователем 7 чисел, .Формирователем 8сигналов и делителем 10 частоты спрограммируемым коэффициентом деле- .ния. Счетчики 3 и 4 подключены, соответственно, к одним и другим входамблоков 5 и 9. Первые входы делителя10 частоты и счетчика 11 объединеныи подключены к выходу блока 1 управления, вторые входы названных узловтакже объединены и подключены к выходу блока 5 сравнения, Выход делителя10 частоты соединен с первыми входамиформирователя 7 чисел и элемента 12ИЛИ, а выход счетчика 11 - со вторыми входами указанных узлов, Выходэлемента 12 ИЛИ соединен со входомформирователя 9 адреса, Коммутатор 13подключен ко входам дискриминатораб и выходам Формирователей 7-9,Блок 1 управления служит для координации работы узлов и блоков устройства при реализации различныхалгоритмов контроля(тест-последовательностей.) Блок 1 управления состоитиз программируемого генератора тактовых импульсов, предназначенногодля задания периода следования импульсов, и устройства синхронизации,синхронизирующего работу счетчиков3 и 4 дискриминатора б, делителя 10частоты с программируемым коэффициентом деления и счетчика 11.Программный блок 2 представляетсобой набор И -разрядных регистровпамяти в нашем случаеи предназначен для хранения информации, необходимой для выполнения программ контроля параметров больших интегральных схем оперативного запоминающего.устройства БИС ОЗУ. Эта информациясодержит данные о реализуемом алгоритме контроля(синтезе необходимойтест-последовательности) о размереконтролируемой БИС ОЗУ (т. е. оlколичестве разрядов адреса); об области контроля, границами которогоявляется начальный и конечный адрес;,о длительности периода следованияимпульсов синхронизации; о величинах граничных значений считываемогосигнала "0" и "1" для дискриминатора б о длител=ости управляющихимпульсов,для блока 8 и их задержкеотносительно импульсов синхронизации;,о порядке прохождения информации(прямой или инверсной) на входы контролируемого БИС ОЗУ. Информация в программный блок 2 может быть занесенаиз электронной вычислительной машины(ЭВМ) или с пульта управления(на чертеже не показаны).Счетчики 3 и 4 представляют собойИ -разрядные двоичные счетчики(внашем случае 16-разрядные счетчики). 2Счетчик 3 адреса предназначен длявыбора контролируемой ячейки памятии формирования кода ее адреса, асчетчик 4 циклов-для подсчета количества циклов при реализации циклических алгоритмов контроля, например "бегущая 1 или "О", а такжедля выбора формирования кода адресаП - ячейки при реализации алгоритмаконтроля" реверсивный скачок с переменным шагом".Блок 5 сравнения циклов представляет собой набор цифровых компараторов (по числу разрядов счетчиков3 и 4), предназначенных для поразрядного сравнения двоичных кодов, посту 35пающих с выходов разрядов счетчиков3 и 4 и формирования при. равенствеэтих кодов сигнала, разрешающегосмену адреса О - ячейки.Дискриминатор б представляет собой,два аналоговых компаратора с 4 входовыми логическими элементами Ина выходе. Один из компараторов предназначен для сравнения амплитуды выходного уровня с заданным опорным 45уровнем "О", а второй - с уровнем"1". Логические элементы И предназначены для Фиксации момента сравнения,формирователь 7 чисел выполнен щна Д-триггерах и логических элементах И и ИЛИ. Назначение формирователя 7-формирование числового кодадля контролируемого БИС ОЗУ.Формиррватель 8 управляющих сигналов выполнен на регистре двух55цифровых компараторах и двух двоично-десятичных счетчиках, Он предназначен для формирования импульсов сзаданной задержкой относительно импульса пуска и с заданной длитель- ЮОностью,формирователь 9 адреса представляет собой дешифратор, инверторы идвухканальный коммутатор. Блок 9предназначен для выработки адреса со 65 ответствующей ячейки контроля согласно заданному алгоритму.Делитель 10 частоты с программируемым коэффициентом д:.ления представляет собой М -разрядный счетчик и предназначен для заданиячисла обращений от р -ячейки памяти к е -ячейке контролируемого БИСОЗУ, причем число обращений равно М-1,0 Счетчик 11 представляет собой двоичный счетчик, предназначенный дляформирования разрешения контроля и+1ячейки памяти,Элемент 12 ИЛИ предназначен дляпропускания сигналов управления вформирователь 9 адреса.Коммутатор 13 для включения контролируемого объекта представляет собой релейную матрицу, обеспечивающую подключение выводов контролируе 0 ,мого БИС ОЗУ к соответствующим узлам.Устройство работает следующим образом.В коммутатор 13 помещают контро 5 лируемое БИС ОЗУ.По сигналу "Пуск" от блока 2 хранения программ на реализацию требуемого алгоритма на выходах блока 1управления устанавливаются следующие сигналы: сигнал разрешения наработу счетчика 3 адреса, разрешения формирования сигналов записи информации посредством формирователя9 сигналов управления, запрещенияпрохождения тактовых импульсов насчетчик 4 циклов, делитель 10 частоты и счетчик 11, и,сигнал разрешения записи информации из блока 2хранения программы в узлы и блокиустройства. По получении этого сигнала из блока 2 хранения программызаносится программа контроля в счетчики 3 и 4, в дискриминатор б, в Формирователи 7-9 и в делитель 10 час-тоты с программируемым коэффициентомделения. После занесения программконтроля из блока 2 хранения программв перечисленные узлы и блоки .происходит формирование адресов ячеек памяти контролируемой БИС ОЗУ согласнореализуемому алгоритму контроля.При реализации алгоритма контроля фшахматный порядок" счетчик 3адреса через формирователь 9 адресапроизводит выбор ячеек памяти контролируемого БИС ОЗУ. При этом формиро.ватель 7 вырабатывает числовой код,который посредством формирователя 8управляющих сигналов заносится в выбранную ячейку контроля, устройствопереходит из режима записи в режимсчитывания информации со всего поляадресов контролируемого БИС ОЗУ.При реализации алгоритма контроля"бегущая" 1 или "О" счетчик 3 адреса работает аналогичным образом, асчетчик 4 циклов осуществляет подсчетколичества циклов и формирует сигнал в двоичном коде, который поступает в блок 5 сравнения и сравнивается в нем с двоичными кодами счетчика 3 адреса.При равенстве указанных кодов блок5 сравнения вырабатывает сигнал дляформирователя 7 чисел на изменениечисловой информации (прямой или инверсной), поступающей на контролируемое БИС ОЗУ. Этот же сигнал черезблок 1 управления увеличивает содержимое счетчика 4 циклов на единицу.При этом содержимое. счетчика 3 адреса,не изменяется. Устройство переводитсяв режим записи информации,формирователь 7 чисел вырабатывает прямую 15информацию, записываемую в адрес начальнои ячейки памяти, блок 1 управления разрешает работу счетчика 3адреса, содержимое которого увеличивается на единицу, блок 5 сравнения Щснова Фиксирует равенство кодов счетчиков 3 и 4 по адресу второй ячейкипамяти,Аналогичным образом осуществляется запись инверсной информации вовторую ячейку, после чего устройствоснова переводится в режим считывания.Дальнейшая работа устройства при реализации алгоритма контроля "бегущая" 1или "0" осуществляется описанным образом до тех пор, пока на выхоцахсчетчика 4 циклов не. установится кодадреса конечной ячейки, что фиксируется блоком 5 сравнения, которыйформирует сигнал для блока 1 управления, по получении которого последний по окончании режима считыванияформирует сигнал" "Окончание контроля".Перед реализацией алгоритма контМроля реверсивный скачок с переменным 40шагом" посредством сигнала с блока 1управления на установку ячеек памяти контролируемого БИС ОЗУ в одинаковое начальное состояние, ко входампоследнего прикладывается определен 65ная тест-последовательность, котораяобеспечивает данную операцию, по окончании которой блок 1 управления разрешает независимую работу счетчиков3 и 4. При этом счетчик 3 адресаобеспечивает выбор адресов П;ячеек памяти, а счетчик 4 циклов - Я"ячеек памяти контролируемого БИС ОЗУ.Пусть посредством счетчика 3 адресов выбран адрес Р; -ячейки контроля, в которую посредством формирователей 7 и 8 в соответствии с программой контроля эаписйвается информация. Делитель 10 частоты, коэффициент деления которого, заданныйпрограммным блоком 2, определяет, ебчисло обращений скачкоф межцу И,- и т -ячейками контроля, формируетсигнал для Формирователя 7 чисел,который, в свою очередь, обеспечивает смену информации в контролируе Я мом объекте (при обращении от П,:кв ячейк контроля)и в дискримина торе 6. По окончании цикла обращения, равного 1, делитель 10 частоты вырабатывает сигнал для блока 1 управления, который увеличивает содержимое счетчика 4 циклов на единицу и тем самым обуславливает переход к т.+ -ячейке контроля.По окончании цикла обращений между- и п +1"ячейками аналогич 5ным образом осуществляется переход к Юй -ячейке, к т 4, и т. д.Таким образом осуществляется проверка информационных свойств всего поля адресов контролируемого БИС ОЗУ относительно И -ячейки контроля.Описанный процесс происходит до тех пор, пока блоком 5 сравнения не эафиксируется равенство цифровых кодов счетчиков 3 и 4, что соответствует и; =е При этом блок 5 сравнения формирует сигнал для двоичного счетчика 11, который через блок 1 управления увеличивает содержимое счетчика 4 циклов на единицу и тем самым обуславливает переход к п1 ячейке контроля. Далее аналогичным образом осуществляется проверка информационных свойств всего поля адресов контролируемого БИС ОЗУ относительно И , - ячейки контроля.При реализации алгоритма контроля й ЮУ реверсивныи скачок с переменным шагом выбор й; и Ю -ячеек контроля произволен по всему полю адресов. Алгоритм контроля "диагональный порядок" является его частным случаем.ПредлагаемОе устройство для контроля обеспечивает высокое качество контроля, полноту и достоверность; дает возможность осуществлять диагностику неисправностей при массовом производстве, например БИС ОЗУ, и при необходимости (в случае проявления стойкого отказа) изменять технологию изготовленияс целью устранения причины отказа. Формула изобретенияУстройство для контроля цифровых объектов, содержащее блок управления, блок хранения программы, счетчик адреса, счетчик циклов, блок сравнения, дискриминатор, Формирователь чисел, формирователь сигналов формирователь адреса и коммутатор, причем первый выход блока хранения программы соединен с первым входом формирователя чисел, выход которого подключен к перво 1. входу дискриминатора и к первому входу коммутатора, выход которого подключен ко второму входу дискриминатора, второй выход блока хранения программы соединен с первым входом счетчика циклов, первый выход которого подключен к первому входу блока сравнения и к первому ,входу формирователя адреса, второй10 798844 756 Подписное ВНИИПИ каэ 10056/6 лиал ППП "Патент", г. Ужгород, ул. Проектная вход которого соединен со вторым входом блока сравнения и с первым выходом счетчика адреса, второй выходкоторого подключен к первому входублока управления, первый выход которого соединен с первым входом счетчика адреса, второй вход которого подключен к третьему выходу блока хранения программы, четвертый выход которого соединен с первым входом формирователя сигналов, второй вход которого подключен к,управляющему вЪходу блока управления, второй выход ко,торого подключен к третьему входудискриминатора, .выход которого подключен ко второму входу блока управления, третий вход которого соединенео вторым выходом счетчика циклов,второй вход которого подключен ктретьему выходу блока управления,чет.вертый выход которого подключен кпервому входу блока хранения программы, пятый выход которого соединенс четвертымвходом блока управления,щестой выход которого подключен кчетвертому входу дискриминатора, выход формирователя сигналов подключенко. Второму входу коммутатора, третий,вход которого подключен к выходу формирователя адреса, о т л и ч а ю щ е ес я тем, что, с целью повышениядостоверности контроля, н устройство,введены делитель частоты, счетчик и элемент ИЛИ, причем первый вход .делителя частоты соединен с седьмым выходом блока хранения программы, второй вход делителя частоты объединен с первым входом счетчика н с пятым выходом блока управления, пятый вход которого подключен к перво.му выходу делителя частоты, второй выход которого подключен ко второму входу формирователя частоты и к первому входу элемента ИЛИ, третий вход. формирователя чаетоты объединен с выходом блока сравнения, со вторым входом счетчика, с третьим входом делителя частоты и подключен к шесто му входу блока управления, седьмойвход которого подключен к третьему входу счетчика, выход которого соединен со вторым входом элемента . ИЛИ и с четвертым входом формироваЩ теля чисел, выход элемента ИЛИ соединен с третьим входом формирователя. адреса. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 546888, кл. (Ь 06 Г 11/00, 1974.2. Авторское свидетельство СССРР 526954, кл. 3 11 С .29/00, 1975,