Частотный дискриминатор

алтн,-МИему МЬА Союз Советскик Социалистическик Республик(22) Заявлено 18.10.78 (21) 2674841/18-21 5)м КЛ 3 с присоединением заявки Нов(23) ПриоритетН 03 К 5/22 Государственный комитет СССР по делам изобретений и открытий(71) Заявитель Одесский электротехнический институт связи игл. А.С.Попова(54) ЧАСТОТНЫЙ ДИСКРИМИНАТОР Изобретение относится к технике передачи дискретной информации по каналам радио и электросвязи и может быть использовано в многоканальных модемах передачи дискретной ин формации с ортогональными канальными сигналами для автоматической подстройки частоты.Известен дискриминатор, содержащий усилитель, коммутирующее устройство и перемножитель, вход которого соединен с входной шиной, а выход - с интегратором ИДанное устройство обеспечивает недостаточно высокую точность изме рения расстройки частотЮ.Наиболее близкий предлагаемому частотный дискриминатор содержит два параллельно соединенных канала, в каждом иэ которых входы перемножи- ,Я телей соединены.с входной клеммой, управляющие входы - с генератором опорных частот, а выходы - с входами интеграторов, устройство управления с ключамИ сброса и передачи и усред нитель, выход которого служит выходом устройства.Напряжение (сигнал расстройки) формируется на выходе этого устройст.ва пропорционально не только величи- Зо 2не расстройки частоты, но и величине входного сигнала Из-за этого коэффициент пропорциональности между расстройкой частоты Воз и выходным напряжением Ц 8 К неизвестен иЗЫХизменяется во времени вследствие замираний сигналов в радиоканале. Поэтому эти дискриминаторы могут осуществлять подстройку частоты ( АПЧ) только в замкнутом кольце системы регулирования. Настройка (отработка смещения частоты ) в такой системе потребует последовательного измерения параметров по крайней мере нескольких десятков посылок сигнала. В системах передачи данных, работающих короткими сеансами связи, .требуется производить подстройку частоты сразу после приема первой же пары посылок сигнала. Это требование может быть выполнено если измерять не относительное смещение частоты с известным коэфФициентом пропорциональности между выходным напря жением измерителя и величиной расстройки, а только в том случае, если коэффициент пропорциональности будет постоянным не зависящим от замираний в канале связи и точно известным, Кроме того, для получения высокой точности при однократном из мерении необходимо использовать для измерения смещения частоты все канальные сигналы модема,Цель изобретения - говышение точности измерения расстройки частотыи быстродействия.Указанная цель достигается.тем, что в частотный дискриминатор, содержаЩий блок управления и.каналы преобразования, каждый из которых включает последовательно соединенные перемножитель, первый вход которого подключен к входу блока управления и.входной шине, а второй - к выходу блока генераторов опорных частот, и интегратор, управляющие входы которого через ключ сброса; а выход через клич передачи соединены с первым и вторым выходами блока управления, введены блок вычитания, блок памяти, блок сравнения и выходной блок, вход которого соединен с выходом блока сравнения, а. выход - с выходной шиной при этом выход каждого из каналов преобразования через блок памяти подключен к входам блока вычитания, выходы которого соединены с входами блока сравнения, а дополнительные выходы блока управления подключены к управляющим входам блока памяти, блока вычитания и блока сравнения, причем блок сравнения содержит дополнительный перемножитель, компаратор., первый вход которого подключен к выходу первого дополнительного интегратора первый вход которого через первый дополнительный ключ соединен с выходом первого линейного детектора, вход которого соединен с первым выходом блока вычитания и первым входом дополнительного перемножителя, второй вход которого подключен к второму выходу блока вычитания и через второй линейный детектор - к второму входу компаратора, а выход -. к первому входу переключателя, второй вход которого через инвертор, а третий вход непосредственно соединены с выходом вто" рого дополнительного интегратора первый вход которого подключен к выходу второго дополнительного ключа, а вторЬй вход - к второму, входу первого дополнительного интегратора и первому выходу дополнительного блока управления, второй выход которого подключен к первому входу элеМента совпадения, второй вход которого соединен с выходом компаратора а выход - с управляющими входами перво го и второго дополнительных ключей,На чертеже приведена структурная электрическая схема устройства. Частотный дискриминатор содержитодинаковые каналы 1 преобразователя,каждый из которых состоит из после.довательно соединенных перемножителя2, интегратора 3, ключа 4 передачи,второй вход интегратора 3 соединенс выходом ключа 5 сброса, а входперемножителя 2 является входом канала 1, причем входы всех каналов 1соединены с входной шиной устройства,а выход ключа 4 является выходомкаждого из каналов 1 и подключен квходу блока 6 памяти, выходы которого соединены с соответствующими входами блока 7 вычитания управляющиевходыключей 5, блока 7, ключей 4,15 блока 6 памяти соединены с выходамиблока 8 управления, при этом первыйи второй выходы блока 7 подключенысоответственно к входам линейныхдетекторов 9 и 10 блока 11 сравненияЯ и к входам дополнительного перемножителя 12, выход детектора 9 соеди нен с входом ключа 13 первого дополнительного, а выход детектора 10с вторым входом компаратора 14.Выход ключа 13 через первый дополнительный интегратор 15 соединен спервым входом компаратора 14, авыход второго дополнительного ключа16 через интегратор 17 второй дополнительный )подключен через инвертор 18 и непосредственно к входампереключателя 19, выход которогоявляется выходом блока 11 сравнения,а управляющий вход соединен с выходом перемножителя 12, элемент 20З 5 совпадения первый вход которого соединен с выходом компаратора 14, второй вход - с первым выходом блока21 управления дополнительного, авыход - с управляющими входами клю 40 чей 13 и 16, второй выход блока 21подключен к управляющим входам интеграторов 15 и 17, а управляющийвход - к одному из выходов блока 8управления. Выход переключателя 19является выходом блока 11 сравнения .и соединен с выходным блоком 22,содержащим последовательно соединенные преобразователь 23 функциональ-.ный и блок 24 усреднения, блок 25генераторов опорных частот, выходыкоторого соединены с управляющимивходами перемножителей 2. Сигнальный вход ключа 16 соединен с источником постоянной ЭДС,Для пояснения работы частотногодискриминатора, рассмотрим сначалаалгоритмы, на основании которыхможно измерять сдвиг частоты в канале связи. бО При демодуляции синусоидальныхсигналов с фазоразностной модуляцией блок 7 вычитания, осуществляющий вычисление разности фаз, сопоставляя проекции подканальных 65 сигналов на и-ой и 1- 1-ой посылкахЬщс=сц"сйЬцус С 8) памяти откуда последовательно передаются на входы блока 7, осуществляющего вычисление разности фаэ и реализующего операцию 11), а при сдвиге частоты в радиоканале связи операцию 3) для каждого подканального сигнала модема поочередно.Далее полученные косинусы и синусы разностей фаз которые получаются в виде произведений амплитуд соседних посылок на косинусы и синусы разности фаз) поочередно для всех подканалов передаются к декодеру модема и одновременно - на вход блока 11, в котором производится обработка упомянутых косинусов и синусов разностей фаэ по алгоритмам (6 ) и (7 также поочередно для каждого подканального сигнала, т,е. вычисляется отношение синуса на косинусе согласно 4), При этом детектором .9 и 10 определяют абсолютные величину синуса и косинуса, перемножитель 12 умножает их знаки и в соответствии с результатом умножения знаков устанавливает переключатель 19, интегратор 15 с ключом 13, компаратором 14 и элементом 20 совпадения вычисляет интервал времени, прямо пропорциональный синусу разности фаз и обратно пропорциональный косинусу разности фаз согласно алгоритму (ф 7) , а интегратор 17 с ключом 16 определяют отношение синуса к косинусу, интегрируя Постоянную ЭДС Е согласно (6).Инвертор 18 необходим для соответствующей установки знака отношения на выходе блока 11. Блок 21 вырабатывает команды (импульсы управ ления для ключей 13 и 14 и сброса для интеграторов 15 и 17) для последовательного вычисления тангенсов набега разности фаэ во всех подканальных сигналах.Функциональный преобразователь 23 вычисляет последовательно во времени напряжения, пропорциональные набегамразностей фаз из-за смещения частоты в канале связи по алгоритму для всех подканальных сигналов.Так как величина 7 - длительность посылки - константа, то блок 24 усреднения с точностью до известного постоянного множителя накапливает напряжение, пропорциональное смещению частоты в радиоканале, измеренное во всех подканальных сигналах на одной посылке одновременно. Это дает возможность измерить достаточно точное смещение частоты в радиотракте сразу после приема первой же парыпосылок сигнала и тем самым повысить скорость вхождения в связь в начале каждОго сеанса работы модема порадиоканалу, а также повысить помехоустойчивость при измерениисмещения частоты.Формула изобретения1,Частотный дискриминатор, содержащий блок управления и каналы преобразования, каждый из которыхвключает последовательно соединенные перемножитель, первый вход которого подключен к входу блокауправления и входной шине, а второй - к выходу блока генераторовопорных частот, и интегратор,управляющие входы которого черезключ сброса, а выход через ключпередачи соединены с первым и вто 1рым выходами блока управления,о т л и ч а ю щ и й с я тем, что,с целью повышения точности измере,ния расстройки частоты и быстродействия, в него введены блок вычитания, блок памяти, блок сравнения2 О и выходной блок, вход которого соединен с выходом блока сравнения, авыход - с выходной шиной,при этомвыход каждого из каналов преобразования через блок памяти подключенк входам блока вычитания, выходыкоторого соединены с входами блокасравнения, а дополнительные выходыблока управления подключены к управляющил входам блока памятиблокавычитания и блока сравнения.2,Дискриминатор по п.1, о т л ич а ю щ и й с я тем, что блок сравнения содержит дополнительный перемножитель, компаратор, первый входкоторого подключен к выходу первого дополнительного интегратора,первый вход которого через первый дополнительный ключ соединен с выходомпервого линейного детектора, входкоторого соединен с первым выходом40 блока вычитания и первым входом дополнительного перемножителя, второйвход которого подключен к второмувыходу блока вычитания и через второйлинейный детектор - к второму входу45 компаратора, а выход - к первомувходу переключателя, второй входкоторого через инвертор, а третийвход, непосредственно соединены свыходом второго дополнительногоинтегратора, первый вход которогоподключен к выходу второго дополнительного ключа,а второй вход - к второму входу первого дополнительного интегратора и первому выходу дополнительного блока управления, второй выход которого подключен к первому входу элемента совпаденйя,второй вход которогосоединен с выходом компаратора,а выход " с управляющими входами первогои второго дополнительных ключей.60 Источник информации,принятые во.внимание при экспертизе1.Авторское свидетельство СССР9 470057, кл. Н 03 0 13/00, 1973.2.Авторское свидетельство СССР65 М 518864 кл. Н 03К 5/20, 1974,790252 Составитель А.МамросенкоРедактор А.Маковская ТехредМ,ТабаковичКорректор М.Шарошкаэ За филиал ППП"Патент", г,ужгород,ул.Проектная,Грулаав смгнае +Вк 9071/63 Тира ВНИИПИ Государствен по делам иэобре 113035, Москва, ж