Процессор

(1 ц 5269 ОО ОПИС НИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(51) М. Кл, 6 06 Г 15,0 с присоединением заявиПриоритет Государственнын комитеСовета Министров СССРло делам изобретенийи открытий Опубликовано 30,08.76, Бюллетень3 53) УДК 681.3(088,8 ания 19.10.7 ата опубликования 72) Авторы изооретени черин, В, С. Кокорин, Б. В. Шевкопляс, Э, П. Овсянникова Панченко, Л. М, Петрова и Э. И. Плетнер(54) ПРОЦЕСС Изобретение относится к цифровой вычислительной техничке, в частности к процессорам.Известен просцессор 11, содержащий блок паыяти, регистр микрокоманд, блоки формирования приемов и выдач, блок регистров общего назначения, регистр адреса оперативного запомирающего устройства, клавишный регистр информации, регистр индикации, элементы И, в котором визуальное отображение информации осуществляется программными средствами.Однако при этом затраты времени на визуальное отображение информации значительные.Микропрограммные процессоры малых и средних вычислительных машин, как правило, содержат в своем составе аппаратные или аппаратно-,микропрограммные средства для визуального отображения информации.Известен процессор (21, содержащий,распределитель импульсов, регистр микрокоманды, соединенный через,дешифраторы с блоками формирования приемов и выдач, межрегистровую магистраль, подключенную к клавишному регистру информации, регистру адреса оперативного запоминающего устройства, регистру сигналов обмена с оперативным запоминающим устройством, выходному регистру оперативного запоминающего устройства, блоку регистров общего назначения и регистру йндикации с подключенными к его выходам элементами пндпкацпп, схему сравнения, входы которой соединены с выходом клавишного регистра информации и выходом регистра адреса оперативного запоминающего устройства, клавишный регистр адреса, выход которого соединен с входом блока формирования выдач, выход которого соединен с входом межрегистровой магистрали, первый элемент И, входы которо 1 о го соединены соответственно с выходамн блоков формирования приемов и выходом распределителя импульсов, а выход соединен с входом межрегистровой магистрали.Одпако быстродействие такого процессора 15 невысокое. Оно ограничено временем распространения управляющих сигналов через последователыную цепь блоков и временем обмена информацией между регистром индикациями и выбранными регистрами.21 Цель изобретения - повышение быстродействия процессора.Это достигается тем, что предлагаемый процессор содержит блоки управления индикацией, два триггера, элементы И, элементы 25 ИЛИ, причем выходы клавишного регистраадреса соединены с первой группой входов блоков управления индикацией, вторая групп.входов блоков управления индикацией соеди нена с выходами соответствующих блоков ЗЭ формирования приемов, третья группа входовблоков управления индикацией соединена спервым управляющим входом процессора, четвертая группа входов блоков управления индикацией соединена с единичным выходом первого триггера и с первым входом второго элемента И, пятая пруппа входов блоков управления индикацией соединена с выходами соответствующих блоков формирования выдач и с входами элемента ИЛИ, шестая группа входов блоков управления индвкацией соединена с вторым управляющим входом процессора, выход элемента ИЛИ соединен с вторым входом второго элемента И, выход которого соединен с единичным входом второго тритгера, выход которого соединен с первым входом третьего элемента И, выход которого соединен с нулевым входом перваго триггера, единичный вход первого триггера соединен с выходом четвертого элемента И, первый вход которого соединен с выходом схемы сравнения, а второй - с выходом одного из разрядов регистра сигналов обмена с оперативным запоминающим устройством, выходы блоков управления индикацией соединены с входами пятого элемента И, выход которого соединен с управляющим входом регистра индикации, управляющий вход распределителя импульсов объединен с управляющими входами блоков управления индикацией, управляюшими входами блоков формирования выдач, входами блокировки дешифраторов и соединен с третьим управляющим входом процессора, выход распределителя импульсов соединен с входами третьего, четвертого и пятого элементов И и с нулевььм входом второго триггера.На чертеже показана функциональная схема предлагаемого процессора.Процессор содержит распределитель импульсов 1, клавишный регистр 2 информации, регистр 3 микрокоманды, дешифраторы 4 микроопераций регистровых пересылок, блоки 5 формирования приемов, блоки б формирования выдачсхеиу сравнения , первый триггер 8, второй триггер 9, первый элемент И 10, второй элемент И 11, третий элемент И 12, элемент ИЛИ 13, клавишный регистр 14 адреса, четвертый элемент И 15, регистр индикации 16 с блоками 17 индикации, пятый элемент И 18, регистр адреса 19 оперативного запоминающего устройства, регистр сигналов обмена 20 с оперативным запоминающим устройством, а также регистры 21 общего и специального назначения, блоки управления индикацией 22, каждый из которых включает в себя первый элемент И 23, второй элемент И 24 и элемент ИЛИ 25.Выходы регистра З,микрокоманды соединены с входами дешифраторов 4 микроопераций региспровых пересылок, выходы дешифраторов 4 соединены с входамп блоков 5 и 6 формирования приемов и выдач,Выходы блоков 6 формирования выдач соединены с входами элемента ИЛИ 13, с входами элементов И 24 и с элементами выдачи информации в общую процессорную магистраль регистров 2, 19, 20 и 21, Выходы бло 10 15 20 25 зо 35 40 45 50 55 60 65 4ков 5 формирования приемов соединены с входами соответствующих элементов И 23 и с входами,синхронизирующего элемента И 18 управления приемами в регистры 19, 20 и 21. Выходы клавишного регистра 14 адреса соединены с входами элементов И 23 и с входами блоков 6 формирования выдач. Выходы элементов 23 и 24 соединены с входами элемента ИЛИ 25,Выходы элементов ИЛИ 25 соединены с входами синхронизирующего элемента И 15 управления приемами в ретистр 16 индикации. Выходы элемента И 15 соединены с ретист,ром 16. Входы схемы сравнения 7 подключены к выходаи клавишного регистра 2 информации и к выходам регистра адреса 19 оперативного запоминающего устройства. Выход схемы сравнения 7 соединен с входом управляющего элемента И 12. Один из входов элемента И 12 соединен с выходом разряда Чтение регистра сипнадов обмена 20 с оперативным запоминающим успройством. Выход элемента И 12 соединен с входом установки единицы триггера 8. Выход единичного плеча триггера 8 соединен с одним из входов элемента И 10 и с входами элементов И 24. Выход элемента И 10 соединен с информационным входоы триггера 9. Выход единичного плеча триггера 9 соединен с одним из входов синхронизирующего элемента И 11 выдачи информации с этого триггера. Выход элемента И 11 соединен с входом установки нуля триггера 8. Выход элемента ИЛИ 13 соединен с одним из входов элемента И 10. Выходы распределителя 1 импульсов соединены с входами элементов И 11, 12, с входами элементов И 15 и 18, а также с входом приггера 9. Первый вход 26 задания режимов индикации соединен с входами элементов И 23. Второй вход 27 задания режимов индикации соединен с входами элементов И 24. Вход 28 устройства соединен с управляющим входом распределителя 1 импульсов, с входа;ми элементов ИЛИ 25, с входами блокировки дешифраторов 4 и с управляющими входами блоков б формирования выдач.Регистры 2, 16, 19, 20, 21 объединены магистралью 29.В соответствии с управляющими сигналами приемов и выдач информации, носту 1 пающими с выходов элементов 15, 18 и блошка 6, содержимое любого регистра (за исключением регистра индикации 16) может быть выдано в общую магистраль и переписано в один или несколько регистров этой структуры (за исключением клавишного регистра информации 2). Информация с клавишного региспра 2 может быть выдана в общую магистраль при наличии соответствующих сигналов выдачи, поступающих из блошка 6. Ретистр ин 1 дикации 16 предназначен для дублировавия информации, хранящейся в одном из,регистров (в режиме Индикация регистра) или в одной из ячеек памяти оперативного запомирающего устройства (в режиме Индикация ячейки памяти), 5269005что позволяет в ходе работы процессора следить за состоянием выбранного регистра или выбранной ячейки памяти. Адрес выоираемой для индикации ячейки памяти набирается на ,клавишном регистре 2. Адрес выбираемого регистра задается клавишным регистром 14. На регистре 3 микрокоманды фиксируется управляющее слово, определяющее адреса регистра-передатчика и регистра-приемника для каждого диокретного промежутка времени (функционального импульса), отведенного для элементарной процедуры передачи информации по общей магистрали. Число независимых полей микрокоманды раувно числу функциональных импульсов. Каждому полю микрокоманды соответствует один дешифратор 4, один блок 5 формирования приемов и один блок 6 фовмирования выдач. Схема сравнения 7 вырабатывает синнал совпадения (логическую единицу) в том случае, когда адрес ячейки памяти, набранный на клавишном регистре 2. совпадает с содержимым регистра а."реса 19 оперативного запоминающегостройства. Триггеры 8 и 9, а также элементы 10 - 13 служат для обеспечения режима работы 1 Лндикация ячейки памяти. Элементы синхронизации 15 и 18 предназначены для вгяработки требуемой временной последовательности импульсов приема информании в вегистры с общей магистрали. Синхронизирующие имидж льсы вырабатываются распределителем импульсов 1, На вход 28 из микроппограммного , стройства управления (на чертеже не показано) подается сигнал, равный единице. если процессор находится в состоянии Останов, и раненый нулю в противном случае.Ниже рассмотрен принцип действия процес сор а.В режиме Индикация пегистра сигнал в точке 26 равен единице, сигналы в точках 27 и 28 равны нулю. При выполнении очередной микрокоманды может оказаться, что один или несколько блоков 5 выраоатывают сигналы приема в выбранный регистр по некоторым функциональным импульсам. В этом случае элементы 23 вырабатывают сигналы совпаде. ния, которые после прохождения через элементы 25 и 15 вызывают приемы информации в регистр индикации 16 с общей магистра,чи одновременно с приемами информации с той же магистрали в выбранный регистр. Таким образом, информация в регистре индикации 16 дублирует информацию, хранящуюся в выбранном регистре, и с помощью блоков индикации 17, например светодиодов, выводится на пульт управления для визуального наблюдения.В;режиме Индикация ячейки памяти сигнал в точке 27 равен единице, сигналы в точках 26 и 28 нулю. При выполнении микрокоманды Чтение из памяти один из разрядов регистра сигналов обмена с оперативным за. поминающим устройством, а ихленно разряд Чтение из памяти, устанавливается в единицу. Если при этом содержимое регистра 19 ач 10 15 20 25 30 35 40 45 50 55 ю 65 6реса оперативного запоминающего устройства совпадает с адресом выбранной ячейки памяти, набранным на клавишном регистре 2, то сигнал с выхода элемента Л 12 устанавливает триггер 8 в единицу, подготавливая к работе элементы И 24. Считанная из оперативного запоминающего устройства информация передается в выходной регистр памяти (один из регистров 21). Выдача информации с этого регистра в общую магистраль осуще,ствляется при выполнении одной из последующих микрокохланд, в которых в качестве регистра-передатчика указаи выходной регистр памяти, а в качестве регистра-приемника - любой регистр структуры (за исключением,регистров 2 и 16) или их сочетание. При появлении на регистре 3 первой микрокоманды указанного типа сигналы выдачи содержимого выхо.тного регистра памяти, формируемые блоками 6, проходят через эчементьл 24, 25 и 15 и вызывают поиемы в регистр индикапии 16 одновременно с приемами в регистры-приемники.Таким обвазом, в даином,режиме регистр индлкаптли 16 дублирует информацгпо в выбранной ячейке оператигного запоминающегостройства. Сброс триггера 8 осуществляется с чедуюштлхл образохл. Сигналы выдачи содержимого выходного пегистра памяти проходят чгрез элемент 1 Лг 11 Л 13, а затем через элемент 1 Л 10 поскольку на втопой вход элемента 1 О пост.пает елиничный сигнал с выхода триггера 8) и х станавливают триггер 9 в ечинип, элемент И 11 открывается в конце выполнения микрокоманды и устанавливает тпиггер 8 в нуль. При выполненлпл следующей микрокохланчы, если она не является микрокоманчой чтсния пз выбранной ячейки памяти, в триггер 9 также занослтся нуль. Если следующая млкрскоманда является микрокомандой чтентля пз выбраннойл ячейклл памяти, то триггер 8 снова устанавливается в единицу, и процесс передачи информации из ячейки памяти в регистр индлкации 16 повторяется.В режиме Останов регистр индикации д олир ет информаллию в выбранном регистре независихло от логического состояния вхочов 26 и 2. В этом режиме сигнал на входе 28 равен единтлце, на выходах распределптечя импульсов 1 и на выходах элементов 25 постоянно присутствх.ют логи 1 еские единицы, что приводит к постоянном. разрешению приема в регистр индикации 16 с магистрали. Сигнал на входе 28 блокирует дешифраторы 4, т. е. запрещает распшфровку всех полей регистра 3 микрокоманды и осуществляет выдачу содержимого выбранного регллстра в процессорную магистраль, воздействуя на входы блоков 6. Таким образом, в режиме Останов содержимое выбравного регистра постоянно выдается в общую магистраль и заносится в регистринчикации.Применение предлагаемых процессоров в составе малых и средних вычислительных машин позволяет выводить требуемую инфор.мацию на регистр индикации без снижениябыстродействия машины. Формула изобретения Процессор, содержащий распределитель импульсов, регистр микрокоманлы, соединенный через дешифр аторы с блоками фойер минирования приемов и выдач, межрегистровую магистраль, полключенную к клавишному регистру информации, регистру адреса оперативного запоминающего устройства, регистру сигналов обмена с оперативным запоминающим устройством, выходному ретистлу оперативного запоминаюшего устройства, блоку регистров общего назначения и регистръ инлтюкации с подключенными к его выходам элементами индикации, схему сравнения, входы которой соелинены с выходом клавишного регистра инфоомации и выходом регистра адреса оперативного запоминающего устройства, клавишкый регистр андреса, выход которото соединен с входом блока формирования выдач, выход которого соединен с входом межрегистровой магистрали, первый элемент И, входы которого соединены соответственно с выходами блоков сЬормировалия лоиемо и выхочом распределителя импульсов, а выход соединен с входом межрегистровой магистрали, отличающийся тем, что, с целью повышения быстродействия, пропессор содержит блоки управления индикацией, чва тритгера, элементы И, элементы ИЛИ, пличем выхочы клавишного регистра адреса соединены с первой трппой входов блоков управления индикацией, вторая группа входов блоков уплавления инликапией соединена с выхо.чами соответствующих блоков формирования приемов, третья группа входов блоков управления индикацией соединена с первым управляющим входом процессора, четвертая 5 1 О 15 20 25 зо 35 4 О группа входов бчоков управления индикацией соединена с единичным выходом первого триггера и с первым входом второго элемента И, пятая группа входов блоков управления индикацией соединена с выходами соответствуюл 1 их блоков формирования выдач и с входами элемента ИЛИ, шестая группа входов блоков управления индикацией соединена с вторым управляющим входом процессора, выход элемента ИЛИ соединен с вторым входом второго элемента И, выход которого соединен с елиничным входом второго триггера, выход которого соединен с первым входом третьего элемента И, выход которото соединен с нулевым входом первого триггера, единичный вход первого триггера соединен с выходом четвертого элемента И, первый вход которого соединен с выходом схемы сравнения, а второй - с выходом одного из разрядов регистра сигналов обмена с оперативным запоминающим устройством, выходы блоков управления индикацией соединены с входами пятого элемента И, выход которого соединен с управляющим входом регистра индикации, управляющий вход распределителя импульсов объединен с управляющими входами блоков управления индикацией, управляющими входами блоков формирования выдач, входами блокировки дешифраторов и соединен с претьим управляющим входом процессора, выход распределителя импульсов соединен с входами третьего, четвертого и пятого элементов И и с;нулевым входом второго триггера.Источники информации, принятые во внимание при экспертизе:1. Система резервирования и продажи билетов для пассажиров Московского авиаузла Сирена - 1, Технический проект. Том. 11, стр. 143 - 152. НИИУВМ, Северодонецк, 1967.2. Патент США3750105, кл, 340 - 172. 5, 29.05.73., Абрацумя Тараиенко остав Те ктор О. Тюрина раул едакт Заказ 2180/11ЦНИ исн Типографи пунова,Изд. Ма 1655 Тираж 8 б 4 И Государственного комитета Совета Министр по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5