Устройство для распознавания случайных последовательностей

(5115 6 06 К 9/О ИЕ ИЗОБРЕТ ТЕЛЬСТВ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР К АВТОРСКОМУ С(56) Авторское свидетельство СССР(54) УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯСЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ(57) Изобретение относится к техническойкибернетике и може. быть использовано при построении автоматических цифровых систем распознавания случайных процессов и временных рядов в масштабе реального времени, Цель изобретения - повышение быстродействия устройства, Устройство содержит сдвиговой регистр 1, блок 2 постоянной памяти, группу 3 сумматоров, сумматоры 4, 5, группу 6 сумматоров, группу 7 квадраторов, умножители 8, группу 9 сумматоров, квадратор 10, умножитель 11, сумматор 12, группу 13 сумматоров, группу 14 накапливающих сумматоров, вычислитель 15, блок индикации 16 и блок управления 17.1 ил,5 10 15 20 25 30 35 40 45 50 Изобретение относится к технической кибернетике и может быть использовано при построении автоматических цифровых систем распознавания случайных процессов и временных рядов в масштабе реального времени или в темпе поступления значений последовательности, например, в технической и медицинской диагностике, при контроле качества динамических систем, при управлении технологическими процессами.Известно устройство для распознавания случайных последовательностей, содержащее блок обработки данных (включающий блок выделения признаков и линейные дискриминаторы), блок управления и решающий блок, Устройство отличается невысоким быстродействием, так как требуется предварительная обработка данных с целью выделения спектральных характеристик.Наиболее близким к изобретению по технической сущности является цифровое устройство для распознавания случайных последовательностей, содержащее блок постоянной памяти, квадратор, умножитель, блок управления, два сумматора, причем первый выход блока постоянной памяти подключен к первому информационному входу умножителя, выход которого подключен к первому информационному входу первого сумматора.Недостатком известного устройства является небольшое быстродействие распознавания, так как требуется предварительная обработка входного сигнала с целью выделения спектральных признаков, что не позволяет производить распознавание в темпе поступления значений случайных последовательностей.Цель изобретения - повышение быстродействия распознавания,Указанная цель достигается тем, что в цифровое устройство для распознавания случайных последовательностей, содержащее блок постоянной памяти, квадратор, умножитель, блок управления, два суммато ра, причем первый выход блока постоянной памяти подключен к первому информационному входу умнокителя, выход которого подключен к первому информационному входу первого сумматора, введены сдвиговый регистр, третий сумматор, четыре группы сумматоров, группа квадраторов, группа умножителей, группа накапливающих сумматоров, вычислитель и блок индикации, при этом группа выходов сдвигового регистра подключена к первым группам информационных входов первой группы сумматоров и первой группе входов третьего сумматора,выход которого подключен к первому информационному входу второго сумматора, другой информационный вход которого подключен к второму выходу блока постоянной памяти, третий выход которого подключен к второму информационному входу первого сумматора, выход которого подключен к первым информационным входам сумматоров четвертой группы, выходы которых подключены соответственно к информационным входам группы накапливающих сумматоров, выходы которых подключены соответственно к группе информационных входов вычислителя, выход которого подключен к входу блока индикации, первая группа выходов блока постоянной памяти подключена к второй группе информационных входов третьего сумматора, вторая группа выходов блока постоянной памяти подключена к соответствующим вторым группам информационных входов сумматоров первой группы, выходы которых подключены соответственно к гервым информационным входам сумматоров второй группы, выходы которых подключены соответственно к информационным входам группы квадраторов, выходы которых подключены соответственно к первым информационным входам группы умножителей, выходы которых подключены к первым информационным входам сумматоров третьей группы, выходы которых подключены соответственно к вторым информационным входам сумматоров четвертой группы, третья группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам сумматоров второй группы, четвертая группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам умножителей первой группы, пятая группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам сумматоров третьеР группы, четвертый выход блока постоянной памяти подключен к информационному входу вычислителя, выход второго сумматора подключен к информационному входу квадратора, выход которого подключен квторому информационному входу умножителя, вход блока управления подключен к информационному входу сдвигового регистра, являющемуся входом устройства, выход блока управления подключен к тактовым входам сдвигового регистра, первого, второго, третьего сумматоров, умножителя, квадратора, вычислителя, сумматоров с первой по четвертую групп, накапливаюцихсумматоров первой группы, умножителей первойгруппы и квадраторов первой группыНа чертеже приведена функциональная схема предлагаемого устройства,Устройство для распознавания случайных последовательностей содержит сдвиговый регистр 1, вход которого является информационным входом устройства, и блок постоянной памяти 2. Группа выходов сдвигового регистра 1 подключена к первым группам информационных входов первой группы сумматоров 3, число которых М, и первой группе входов третьего сумматора 4, вторая группа входов которого подключена к первой группе выходов блока постоянной памяти 2, а выход подключен к одному информационному входу второго сумматора 5, другим информационным входом подключенного к второму выходу блока постоянной памяти 2,Вторая группа выходов блока постоянной памяти 2 подключена к соответствующим вторым группам информационных входов сумматоров первой группы 3, выходы которых подключены соответственно к первым информационным входам сумматоров 6 второй группы, Вторые информационные входы сумматоров 6 второй группы присоединены к третьей группе выходов блока постоянной памяти 2. Выходы сумматоров второй группы 6 подключены к информационным входам группы квадраторов 7, выходы которых подключены соответственно к первым информационным входам умножителей 8, вторыми информационными входами присоединенных к четвертой группе выходов блока постоянной памяти 2, Выходы умножителей 8 подключены к первым информационным входам сумматоров третьей группы 9, вторые информационные входы которых присоединены к пятой группе выходов блока постоянной памяти 2. Выход второго сумматора 5 через квадратор 10 подключен к одному из информационных входов умножителя 11, другой информационный вход которого присоединен к четвертому выходу блока постоянной памяти 2, Выход умножителя 11 присоединен к первому информационному входу первого сумматора 12, второй информационный вход которого присоединен к третьему выходу блока постоянной памяти 2. Выход первого сумматора 12 подключен к первым информационным входам сумматоров четвертой группы 13, к вторым информационным входам которых присоединены выходы сумматоров третьей группы 9. Выходы сумматоров четвертой группы 13 подключены к информационным входам группы накапливающих сумматоров 14, выходы которых присоединены к группе информационных входов вычислителя 15, выходом подклю 45 50-,игп; ргп - ее среднее значений; т - индекс 5 10 15 20 25 30 35 40 ценного к блоку индикации 16, К информационному входу вычислителя 15 подключен четвертый выход блока постоянной памяти 2. К информационному входу сдвигового регистра 1 подключен вход блока управления 17, выходом подключенного к тактовым входам сдвигового регистра 1, первого 12, второго 5, третьего 4 сумматоров, умножителей 11 и 8, квадраторов 10 и 7, вычислителя 15, сумматоров групп 3, 6, 9, 13, накапливающих сумматоров 14;Устройство работает следующим образом.Распознаваемый временной ряд Хп (где и - номер отсчета и = 1, 2) в виде последовательности, например, девятиразрядных двоичных кодов поступает на вход сдвигового регистра 1 и блока управления 17. Тактовая частота сдвига, определяемая частотой импульса с блока управления 17, совпадает с частотой поступления значений последовательности Хп на информационном входе устройства, В и-м такте после поступления отсчета на вход сдвигового регистра 1 на его выходах получают сигналыХп, и+р = (Хп, ХпХп-р).Каждый из этих сигналов поступает на одноименные входы сумматоров 3 и 4. С соответствующих выходов блока постоянной памяти 2 на информационные входы сумматоров 3 и 4 поступают коэффициенты суммированияАгп = (1 - а 1), - а 2) - ар,п 1 =1,2М,где т - номер классаВектор коэффициентов суммирования Агп, в: = 1, 2.М предварительно определяется для каждого класса по эталонным реализациямХ 1,.( ) =(Х 1("), Х.( ),.,Х( ), =1,2М каждого класса из условия минимума квадратичной формы и2Огп=Агп Хг, 1-р), гп =1,2,М,1 =р где Хг+р - вектор центрированных отсче- тОВ ЭтаЛОННОй ХГд-р , раВНЫХ Хгф) = Х 1 -суммирования; игп - число отсчетов эталонной реализации класса в,На выходах сумматоров 3 и 4 получают сигналы Уп = АгпХп, п-р, ги =1, 2,М(а)Сигналы с выходов сумматоров 3 и 4 поступают на первые информационные входы сумматоров 5 и 6, где они суммируются с постоянными агп, ги = 1, 2,.,М, поступающими из блока постоянной памяти 2. Величины ап 1 определяются заранее:ап =,ип (1 - а 1) - а 2) -- ар),щ =1,2МС выходов сумматоров 5 и 6 сигналы 5 У,) + ап 1 поступают на входы квадраторов 7 и 10. На выходах получают значения Уп )+ ц, и они поступают на вторые входы блоков умножения 8 и 11, На первые информационные входы блоков умножения 8 и 11 10 из блока постоянной памяти 2 поступают нормировочные коэффициенты Ь и, равные1Ьа = о 4 определяется заранее как2 с 4среднее значение величины Оп, Сигналы1 (в) 2Уппоступают на первые информа 2 о 2ционные входы сумматоров 9 и 12. На вторые информационные входы поступают 20 значения из блока постоянной памяти 2Сщ= 1 и ЪНа выходах сумматоров 9 и 12 получают значенияп") = 1 УР+ а,Д 2+п дп. 252 иС выходов сумматоров 9 и 12 сигналы поступают соответствующим образом, а именно: с выхода 12 - на первые входы сумматоров 13, а с выходов сумматоров 9 - на вторые 30 входы сумматоров 13. В сумматорах 13 происходит вычитание величин, поступивших на вторые входы, из величин, поступивших на первые входы. Результаты вычитания поступают на входы накапливающих суммато ров 14, на выходах которых получаютя.")=; РР-гк( , т=2,зм,40С выходов накапливающих сумматоров14 сигналы попадают на входы вычислителя15. На информационный вход блока 15 поступает константа 0 из блока постоянной 45памяти 2, Блок 15 из М - 1 кодовых сигналови константы 0 на первом входе блока определяет максимальное значение и тем самым -номер канала, по которому поступил этоткодовый сигнал. Блок индикации 16 показывает номер класса,По сравнению с прототипом предлагаемое устройство отличается повышеннымбыстродействием распознавания, г такжеповышенной достоверностью.Формула изобретенияУстройство для распознавания случайных последовательностей, содержащееблок постоянной памяти, квадратор, умножитель, блок управления, два сумматора,первый выход блока постоянной памяти, подключен к первому информационномувходу умножителя, выход которого подключен к первому информационному входу первогосумматора,отлича ющееся тем,что, с целью повышения быстродействия устройства, в него введены сдвиговый регистр, третий сумматор, четыре группысумматоров, группа квадраторов, группа умножителей, группа накапливающих сумматоров, вычислитель и блок индикации, приэтом группа выходов сдвигового регистраподключена к первым группам информационных входов первой группы сумматоров ипервой группе входов третьего сумматора, выход которого подключен к первому информационному входу второго сумматора, другой информационный вход которого подключен к второму выходу блока постоянной памяти, третий выход которого подключен квторому информационному входу первого сумматора, выход которого подключен кпервым информационным входам сумматоров четвертой группы, выходы которыхподключены соответственно к информационным входам группы накапливающих сумматоров, выходы которых подключены соответственно к группе информа ионныхвходов вычислителя, выход которого подключен к входу блока индикации, первая группа выходов блока постоянной памятиподключена к второй группе информационных входов третьего сумматора, вторая группа выходов блока постоянной памяти подключена к соответствующим вторым группам информационных входов сумматоров первой группы, выходы которых подключены соответственно к первым информационным входам сумматоров второй группы, выходы которых подключены соответственно к информационным входам группы квадраторов, выходы которых подключены соответственно к первым информационным входам группы умножителей, выходы которых подключены к первым информационным входам сумматоров третьей группы, выходы которых подключены соответственно к вторым информационным входам сумматоров четвертой группы, третья .группа выходов блока постоянной памятиподключена соответственно к вторым информационным входам сумматоров второй группы, четвертая группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам умножителей первой группы, пятая группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам сумматоров третьей группы, четвертый выход блока постоянной памяти10 1764067 Составитель Р.НарковичТехред М Моргентал Корректор Т,Палий Редактор Г,Бельская Заказ 3458 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 1 С 1 подключен к информационному входу вычислителя, выход второго сумматора подключен к информационному входу квадратора, выход которого подключен к второму информационному входу умножи теля, вход блока управления подключен к информационному входу сдвигового регистра, являющемуся входом устройства, выход блока управления подключен к тактовым входам сдвигового регистра, первого, второго, третьего сумматоров, умножителя, квадратора, вычислителя, сумматоров первой, второй, третьей и четвертой групп, накапливающих сумматоров первой группы, умножителей первой группы и квадраторов первой группы.