Приемное устройство для системы с линейным кодовым уплотнением каналов

(51)5 Н 04 1 13/00 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ с е.(72) (53) (56) Лф 13 типа,чносние Цел ние точ ювышеплотнени блок синхро блок 5 помех,оров 8, декоде 693681/096.05.893.08.91. Бюл. Р 31(94) ПРИЕИ 11 ОЕ УСТРОЙСТВО ДЛЯ СИСТЕИЫ С ЛИНЕЙНЫИ КОДОВЬР 1 УПЛОТНЕНИЕИ КАНАЛОВ(57) ектро" связ я уило Изобретение относится к эл и и может использоваться дл тнения линий связи любого изобретения - повышение т азделения сигналов и повышИзобретение относится к электросвязи и может использоваться для уплотнения линий связи любого типа.Цель изобретения - повышености разделения сигналов иние помехоэащищенности,На чертеже изображена структурнаяэлектрическая схема приемного устройства для системы с линейным кодовымуплотнением каналов,Приемное устройство для системы слинейным кодовым у ем каналовсодержит приемник 1 2 сжатия иповторения сигнала, блок Э,блок управления 4, сравнения,блок 6 компенсации селектор 7каналов, И коммутат Мров 9,помехозащищенности. Приемное устройство для системы с линейным кодовымуплотнением каналов содержит приемник 1, блок 2 сжатия и повторениясигнала, блок 6 компенсации помех,селектор 7 каналов, И декодеров 9,11 коммутаторов 8, блок 4 управленияи синхроблок 3. Цель достигается введением блока 5 сравнения, в которомопределяется необходимое число цикловкомпенсации взаимных помех. Устройство по и.2 отличается выполнением блока 2 сжатия и повторения сигнала.Устройство по п.3 отличается выполнением блока 4 управления, 2 з.п.ф-лы.1 ил. Блок 2 сжатия и повторения сигнала содержит аналого-цифровой преобразователь (ЛЦП) 2, буферный накопитель 2, блок 2 повторения сигнала, цифроаналоговый преобразователь 2 .Блок управления 4 содержит первый 4 1 и второй 4 д счетчики, элемент И 4, триггер 4, элемент ИЛИ 4, инвер сор 46, блок 4 умножения частот,Устройство, работает следующим обра эом.В ЛЦП 2 1 производится аналогоцифровое преобразование входного сигнала 11 г (С) с частотой следованияГего элементов Ет. Цифровые отсчеты элементов сигнала юг (С) запоминаются в первой ячейке памяти буферного накопителя 2. После записи всей реализации группового сигнала длительностью Т она по сигналу с синхроблока 3 переписывается во вторую ячейку памяти буферного накопителя 2. В этот момент производится сдвиг всей информации в сторону старших номеров ячеек памяти буферного накопителя 2.После окончания обработки очередной реализации сигнала Ог (с) н блоГке 6 и селекторе 7 каналов из буферного накопителя по сигналу у с блока управления 4 переписывается ф последующая за ней реализация в блок 2повторения сигнала, откуда она вы дается в цифровом виде поэлементно со скоростью, в К раз большей частоты Г входного сигнала 0 г И). Затем преобразуется в аналоговую форму н ЦАП 2 1 и подается на ,0 вход блока 6, Далее производится оценочно-корреляционно-компенсационная обработка полученных повторов группового сигнала. На первом этапе производится нзаимокорреляционная сверка первого повтора с имеющимися копиями опорных адресов приема Х (й) н селекторе 7 каналов, в результате которой на выходе селектора 7 каналов образуются оценки р(, (решениях о принимае мых по всем каналам символов 0(,). Блок 6 компенсации помех на первом этапе работает "вхолостую", так как его вторые информационные входы с помощью коммутаторов 8 отключены от выходов селектора 7 каналов. Они н этот момент соединены с входами де" кодеров 9 и выдают им решения о приеме предыдущей реализации группового сигнала. а каждом последующем 40 этапе обработки повторов производитлся сравнение решений Ю а, и 0( полученных соответственно при обработке Ч-го и (ц)-го повторов группового сигнала в блоке сравнения 5. 45Если решения хотя бы для одного канала приема не совпадают, то 2 алее производятся иа основе решений Формирование компенсирующих сигналов для каждого канала приема, их компен садня в (ц)-м повторе сигнала 11 (Т) в блоке 6 и вэаимокорреляцион" ная обработка в селекторе 7 каналов.Чм больше число каналов, у которых Яф тем большая часть суммарной взаимной помехи (СВП) будет скомупенсиронана. При ц = 0 1=1 И произойдет полная компенсация взаимных помех (КВЛ). Этот факт можно обнарул лжить в случае,ЬслиО(- = 0 л,1 17=1,1. При этом выходйые значениясигналов при увеличении ц будут оставаться постоянными, что говорит обезопасности дальнейшей компенсациинзаимных помех. Если в блоке сравнения 5 будет выполняться равенствофф, = 0(.,11 = 1,И, то он выдаетсигнал в блок управления 4 на началообработки следующей реализации сигнала Б, которая переписываетсяиз буферного накопителя 22 н блок2. Таким образом, блок сравнения 5определяет необходимое число цикловКВП и.Если о окажется больше, чем К,т.е.время компенсации Т 0 дп =(я ++1)Т 11 О 1.= (ц+1)Т/К станет больше длительности входного сигнала 11 г(С), топоследующая реализация 1)г (г.) запоминается в буферном накопит ле 2 .Ритм работы устройства задаетсяблоком умножения частот 47. Так какобработка повторов ИГ (Г) должна производиться в К раз с большей сксростью, то в блоке 4 7 имеются дваперемножителя частоты с коэффициентом умножения К; один для умножениятактовой частоты Гт следования элементов сигнала Огр(е), а другой - частоты Й следования информационныхсимволов. Данные частоты подаютсяна блок 2, блок 6 компенсации помех,селектор 7 каналов и блок сравнения5.Общее управление всем устройствомпроизводится с помощью блока управления 4. Его основными элементами являются первый 4 4 и второй 4 счетйчики, Второй счетчик 4 хранит адресреализации группового сигнала, следующей за реализацией, хранящейся вблоке 2 1 повторы которой обрабатываются в данный момент времени. Этотадрес в виде двоичного кода Оспоступает на четвертый вход буферного накопителя 2. Кроме того, второйсчетчик 4 выдает управляющий сигнал 1)С н случае нулевого состояниясчетчика, когда буферный накопитель2, "пустой", нсе реализации сигна"ла У р уже обработаны. СигналУ Ч пбступает в блок умножения частот 47, тем самым прекращая выдачучастот йт К и Г К к блокам обИработки повторов сигнала Ог(г.). Вслучае заполнения всех ячеек памятибуферного накопителя 2 второй счетчик 4 выдает сигнал Пс, переполнения, который прекращает обработку очередного повтора обрабатываемой в этот момент времени реализации сиг 5 нала и переключает устройство на обработку следующей реализации группового сигнала, тем самым освобождая последнюю ячейку памяти в буферном накопителе 2. Состояние счетчика 1 О меняется под воздействием двух счетных входов, На первый вход поступают импульсы с первого выхода синхро-блока 3 с частотой Г 11 и они увеличивают состояние второго счетчика 4 на еди ницу. Эти же импульсы производят сдвиг .хранящихся реализаций сигнала в буферном накопителе 2на одну ячейку по возрастанию их номеров. Уменьшается состояние второго счетчика 42 на единицу под воздействием сигнала с выхода элемента ИЛИ 4. при переходе устройства на обработку следующей реализации Уо (1)25Первый счетчик 41 осуществляет подсчет номеров повторов с обрабатываемой в данный момент времени очередной реализации сигнала Бг (с) и выдает следующие управляющие сйгналы. 30 При подсчете первого импульса, поступившего с второго выхода блока умножения частот 4 7 с частотой следования ГяЕ, он выдает сигнал Б ,косЧФ ф торый обеспечивает параллельное считы 35 ванне очередной реализации У г(С) в блок повторения сигнала 29. Сйгнал Бч при переводе счетчика в состояние и н2 выдает запрещающий сигнал через инвертор 4 на элемент И 4, заире О щая прохождение сигнала о результате сравнения решений после обработки первого повтора Б г И) . Это не позволяет преждевремейно до начала первого этапа ИВП прекратить обработку ре 45 ализации группового сигнала в случае, если Й 1 =б. Этот же сигнал пере,ключает триггер 4 в нулевое состояние, тем самым обеспечивая прекращение выдачи решений о результатах обработки предыдущей реализации сигнала 0 г(С) и подключения выходов селектора каналов к первым входам блока 5 и к вторым входам блока 6 компенсации помех. Это обеспечивает переключение55 устройства в режим компенсационной об. работки. Сигнал П 6 выдается при установлении первого счетчика 41 в состояние, соответствующее максимально доиустпмаму числу этапов ) , комиенсаДойции .Таким образом, прекращение обработки очередной реализации сигнала Зги(С) и переход к обработке последующей происходит в устройстве ири выполнении одного из трех условий: сравнения решений р(,1, и, 1=1,М, пере Уполнения буферного накопителя 2 и ири 1 = О 1. При выполнении хотя бы одного из данных условий элемент ИЛИ 4выдает логическую единицу, которая переключает триггер в единичное состояние, обнуляет первый счетчик 4и вычитает единицу во втором счетчике 4. Триггер 44 в состоянии "1" с помощью коммутаторов 8 подключает входы декодеров 9 к выходам селектора 7 каналов. Формула изобретения 1. Приемное устройство для системы с линейным кодовым уплотнением каналов, содержащее последовательно соединенные приемник, блок сжатия и повторения сигнала, блок компенсации помех и селектор каналов, И выходов каждого из которых соединены с первыми входами Х коммутаторов, первый выход которых соединен с первым вхо" дом соответствующего декодера, вторые входы которых объединены, второй выход каждого из М коммутаторов соединен с одним из Б вторых входов блока компенсации помех, третий вход которого соединен с вторым входом селектора каналов и с первым выходом блока управления, второй выход которого соединен с объединенными вторыми входами И коммутаторов, а также сицхроблок, вход которого соединен с выходом приемника, а первый выход синхроблока соединен с первым входом блока управления и вторым входом блока сжатия и повторения сигнала, о т л и ч а ю щ е е с я тем, что, с целью повышения точности разделения группового сигнала и повышения помехозащищенности, в него введен блок сравнения, И первых входов которого соединены с вторым выходом соответствующего коммутатора, вход каждого из которых соединен с одним их И вторых входов блока сравнения, третий вход которого соединен с четвертым входом блока компенсации помех, третьим входом селектора каналов и третьим выхо2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что б 3 ок сжатия и повторения сигнала содержит последовательно соединенные аналого-циФровой преобразователь, буферный накопитель, блок повторения сигнала и цифроаналоговый преобразователь, выход которого является выходом блока сжатия и повторения сигнала, первый и второй входь"аналого-цифрового преобразователя являются соответственно первым и вторым входами блока сжатия и повторения сигнала, второй, третий, четвертый и пятьй входы буферного накопи- теля являются третьим, четвертым, пятым и шестым вход:ми блока сжатия и повторения сигнала, второй и третий входы блока повторения сигнала 20 ЗО 35l16725 дом блока управления, вторые выходы коммутаторов соединены с вторыми входами декодеров, третий и четвертый входы блока сжатия и повторения сигнала соединены соответственно с первым и вторым выходами синхроблока, пятый и шестой входы блока сжатия и повторения сигнала соединены соответ" ственно с четвертым и пятым выходами блока управления, третий вход которого. соединен с вторым выходом синхроблока, а седьмой и восьмой входы блока сжатия и повторения сигнала - соответственно с первым и третьим выходами блока управления. 77являются седьмым и восьмым входами блока сжатия и повторения сигнала.3. Устройство по п.1, о т л и" ч а ю щ е е с я тем, что блок управления содержит блок умножения частот, перлый и второй входы которого являются соответственно первым и вторым входами блока управления, а первый и второй ььходь блока умножения частот являются первым и третьим входами блока управления, а также последовательно соединенные первый счетчик, инвертор, элемент И, элемент ИЛИ, триггер, выход которого является вто" рым выходом блока управления, и второй счетчик, первый вход которого соединен с первым входом блока умно" жения частот, второй выход которого соединен с первым входом первого счетчика, второй вход которого соединен с вторым входом второго счетчика и с выходом элемента ИЛИ, первый выход второго счетчика соединен с третьим входом блока умножения частот, второй выход второго счетчика является четвертым выходом блока управления, пятьм выходом которого является второй выход первого счетчика, третий выход которого соединен с вторым вхо" дом элемента ИЛИ, третий вход которого соединен с третьим выходом второго счетчика, а второй вход триггера соединен с входом инвертора, причем вторым входом блока управления является второй вход элемента И.1672577Составитель А.Микуцкий Редактор Т.Иванова Техред А.Кравчук Корректор И,СамборскаяЗакаэ 3152 Тираж 372 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиямпри ГКНТ СССР113035, Москва, Ж, Раушская наб д. 4/5 Проиэводственно-иэдательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101