Устройство для отображения информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 157873 ц 5 60961 А П ТЕНИ овски РАЖЕНИЯ хнике отот быть исГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СЛЬ 10071.18, кл, 6 09 6 1/28, 198Авторское свидетельство ССМ 960916, кл. 6 09 6 1/16, 1981(54) УСТРОЙСТВО ДЛЯ ОТОБ ИНФОРМАЦИИ(57) Изобретение относится к т бражения информации и може пользовано при построении многофункциональных станций индикации графических данных. Целью изобретения является повышение качества отображения информации за счет повышения линейности развертывающих функций. Поставленная цель достигается тем, что в устройство, содержащее первый дискретизатор 1, два вычислительных блока 2, 3, два блока 4, 5 памяти, введены два блока 6, 7 динамической коррекции и второй дискретизатор 8 с соответствующими связями, что позволяет повысить точность вычисления отдельных составляющих развертывающих цифровых функций. 1 з,п. ф-лы, 5 ил,Изобретение относится к технике отображения информации и может быть использовано при построении многофункциональных станций индикации графических данных.Целью изобретения является повышение качества отображения информации за счет повышения линейности развертывающих функций.На фиг,1 представлена блок-схема устройства; на фиг,2 - функциональная схема вычислительного блока; на фиг,З - функциональная схема дискретизатора; на фиг,4 - временная диаграмма работы управляемых генераторов импульсов первого и второго дискретизаторов; на фиг,5 - функциональная схема делителя частоты,Устоойство содержит первый дискретизатор 1, первый вычислительный блок 2, второй вычислительный блок 3, первый олок 4 памяти, второй блок 5 памяти, первый блок 6 динамической коррекции, второй блок 7 динамической коррекции, второй дискретизатор 8, синхронизирующий вход 9 устройства, информационный вход,10 устройства, информационный выход 11 устройства.Первый (второй) вычислительныл блок 2 (3) содержит первый делитель 12 частоты, второй делитель 13 частоты, пеовый счетчик 14, второй счетчик 15, первый синхронизирующий вход 16 вычислительного блока 2 (3), информационный вход 17 вычислительного блока 2 (3), второй синхронизирующий вход 18 вычислительного блока, выход 19 счетчика 15,Дискретизатор 1 (8) содержит элемент И-НЕ 20, формирователь 21 короткого импульса и управляемый генератор 22 им. пульсов, входы 23 дискретизатара 1 (8), выходы 24 дискретизатора " (8,.Делитель 12 (13) частоты содержит уп. равляемый делитель 25 частоты и дешифратор 26, тактовый вход 27 делителя 12 (13), информационный вход 28 делителя 12 (13), выход 29 делителя 12 (13),Вход первого дискретизатораподключен к входу 9 синхронизации устройства, выход первого дискретизатора соединен с входами дискретизации видимой части телевизионной строки первого и второго вычислительных блоков 2 и 3, вход первого блока 4 памяти подключен к информационному входу 10, выход первого блока 2 памяти соединен с информационными входами 17 первого и второго вычислительных блоков 2 и 3, вход второго дискретизатора 8 подключен к входу 9 синхронизации устройства, а его выход соединен с входами 16 и 18 дискретизации невидимой части 5 10 20 25 30 35 40 50 Ь 5 строки телевизионной строки первого и второго вь,числительных блоков 2 и 3, выходы которых подключены к входам 23 соответственно первого и второго блоков 6 и 7 динамической коррекции. Выходы 24 блоков 6 и 7 динамической коррекции связаны с адресными входами второго блока 5 памятл, выход которого подключен к выходу 11 устройства,Тактовый вход первого делителя 12 частоты и вход управления параллельным занесением информации первого счетчика 14 подключены к входу 16 дискретизации невидимой части телевизионной строки вычислительного блока 2(3), инфоомационные входы первого делителя 12 частоты, первого сче, чика 14 и второго делителя 13 частоты подключены к информацлонному входу 17 биоа 2 (3), вход тактирования втооого делителя 13 частоты и вход управления паралгельным занесением информации второго счетчика 15.подключены к входу 18 дискретизации видимой части телевлзионной строки, Выход первого делителя 12 частоты сосдинен со счетным входом первого счетчика 14, выход которого подключен к информационному входу второго счетчика 15, выход второго делителя 13 соединен со счетным входом второго счетчика 15, выход котс, рого является выходом 19 блока 2 (3).Устройство работает следующим образом,Во время прямого хода электронного луча по кадру первым и вторым блоками 1 и 8 дискретизации осуществляется разбиение соответственно периодов прямого и обратного ходов электронного луча на растре. Количество импульсов, вырабатываемых пеовым и вторым дискретизаторами 1 и 8 определяется соотношениемаЬ б(1) где а - количество импульсов за интервал прямого хода электронного луча по строке, вырабатываемых первым дискретизатором 1;Ь - количество элементов дискретизации изображения, укладывающихся в интервале видимой части строки;с - количество импульсов, вырабатываемых вторым дискретизатором 8 за один период кадровой развертки;б - количество строчных гасящих импульсов, следующих в течение периода кадровой развертки;1 - весовые коэффициенты двоичного кода.Вырабатываемые первым и вторым дискретизаторами 1 и 8 импульсы поступают в вычислительные блоки 2 л 3, которые синх 157873910 15 20 на его входе сигнала нулевого уровня. Элемент И-НЕ 20 может быть выполнен на элементе К 155 ЛАЗ, управляемый генератор 22 импульсов может быть реализован на микросхеме К 531 ГГ 1.Блок 4 памяти в простейшем случае выполнен в виде регистра с разрядностью, равной суммарной разрядности пятых членов и коэффициентов первых и третьих членов выражений (2) и (3). Блок 4 памяти может быть реализован с применением элементов К 155 ТМ 8.Состав и структура второго дискретизатора 8 аналогичны составу и структуре первого дискретизатора 1 с той лишь разницей, что на один из входов элемента И - НЕ вместо импульсов строчного гашения поступают прямые строчные синхронизирующие импульсы, а управляющим для формирователя короткого импульса является импульс кадрового гашения. Импульсы (ИДК) вырабатываются управляемым формирователем аналогично. Первый и второй делители 12 и 14 частоты (фиг.5) содержат управляемый делитель 25 частоты и дешифратор 26; тактовый вход управляемого делителя 25 частоты является тактовым входом 27 блока, информационный вход управляемого делителя 25 частоты и информационный вход дешифратора 26 подключены к информационному входу 28 блока, выход управляемого делителя 25 частоты соединен с входом стробирования дешифратора 26, первый и второй выходы которого подключены к выходу 29 блока. Управляемый делитель 25 частоты управляется кодом значения коэффициента соответствующего члена выражений (2) и (3). Дешифратор 26 обеспечивает выбор режима соответствующего счетчика, а именно сложение или вычитание. На информационный вход дешифратора 26 поступает знаковый разряд входного кода, поэтому импульсы требуемой частоты будут всегда присутствовать только на одном из выходов дешифратора 26. Управляемый делитель 25 частоты может быть реализован на интегральных микросхемах К 155 ИЕ 8, дешифратор 26 - на микросхеме К 155 ИД 4,Первый и второй счетчики 14 и 15 представляют собой реверсивные счетчики, вход управления параллельным занесением информации соединен с выходом формирователя 21 короткого импульса соответствующего дискретизатора, а тактовые входы соединены с выходами дешифратора 26 соответствующего делителя частоты и могут быть реализованы на интегральных микросхемах К 155 И Е 7. 3040455055 Первый и второй блоки 6 и 7 динамической коррекции могут быть выполнены в виде сумматора, на один из входов которогопоступает код целой части выходного кода вычислительного блока 2(3), на вход переноса в младший разряд последнего код старщего разряда дробной части указанного кода, а на другой информационный вход поступает код ".0". Первый и второй блоки 6 и 7 динамической коррекции могут быть реализованы на интегральных микросФ.мах К 155 ИПЗ и К 155 ИП 4.Второй блок 5 памяти может быть реализован на микросхемах КР 556 РТ 5 с организацией кодов элементов в матрице памяти аналогично тому, как это выполнено в микросхемах К 155 РЕ 21 - 24.Введение в устройство второго дискретизатора 8 и соответствующих ему связей, а также то, что вычислительные блоки 2 и 3 содержат первый и второй делители 12 и 13частоты, первый и второй счетчики 14 и 15 и соответствующие им связи, в сравнении с прототипом, позволяет повысить линейность развертывающих цифровых функций на выходе первого и второго вычислительных блоков 2 и 3 за счет повышения точности вычисления отдельных составляющих функций и тем самым снижения ошибки вычисления самих значений функций, Введение в устройство первого и второго блоков 6 и 7 динамической коррекции и соответствующих им связей, в сравнении с прототипом, позволяет исключить биение центра изображения при его вращении за счет коррекции целых частей вычисляемых значений функций с учетом значений их дробных частей,Формула изобретения 1, Устройство для отображения информации, содержащее первый дискретизатор,вход которого является синхронизирующим входом устройства, выходы первого дискретизатора подключены к первым синхронизирующим входам первого и второго вычислительных блоков, информационные входы которых подключены к выходам первого блока памяти, информационный вход которого является информационным входом устройства, и второй блок памяти, выход которого является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения качества отображения информации за счет повышения линейности развертывающих функций, в устройство введены первый и второй блоки динамической коррекции и второй дискретизатор, вход которого подключен к синхронизирующему входу устройства, выход второго дискретизатора подключен к вто10 1578739 ставитель Л. Абросимовхред М. Моргентал Циткина орректор С. Шекмар едак каз 1919 Тираж 390 Подписное БНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Мо:квэ, Ж, Раушская наб., 4/5 изводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 рым синхронизирующим входам первого и второго вычислительных блоков, выходы которых подключены к информационным входам соответственно первого и второго блоков динамической коррекции, выходы которых подключены соответственно к первому и второму адресным входам втооого блока памяти.2, Устройство по п.1;отл ич а ю щеес ы тем, что вычислительный блок содержит первый и второй делители частоты, выходы которых подключены к тактовым входам соответственно первого и второго счетчиков, выход первого счетчика подключен к информационному входу второго счетчика, выход которого является выходом вычислительного блока, управлыющий вход второго счетчика является вторым синхронизирую щим входом блока, соединенным с тактовым входом второго делителя частоты, информационный вход которого является информационным входом блока, соединенным с информационными входами первого 10 счетчика и первого делителя частоты, управляющий вход которого является первым синхронизирующим входом блока., соединенным с управляющим входом первого счетчика.