Многоканальное устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 2 51)5 О 06 Р 9/46 А ВТОРСКОМУ ДЕТЕЛЬСТВ У ство ССС 46, 1985. во СССР 46, ОЙСТВО ДЛЯ ОЦЕССОРАМ ся к вычи ет быть ис" ых вычисли в чеим ки подаетом в тр.о льной устан ход 16, при записываетс1а сч в исходное сигнал на вгеры 8 и 9триггер 10навливаетсяяние.Зап 20 ста- остот лев рос от К-го бонента) за сточника запросится в регистр 1 ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ИСАНИЕ ИЗ(54) МНОГОКАНАЛЬНОЕ УСТРАСПРЕДЕЛЕНИЯ ЗАДАНИЙ П(57) Изобретение относилительной технике и можпользовано в многомашин Изобретение относится к вычислительной технике, в частности к устройствам распределения заданий между процессорами, и может быть использовано в многомашинных вычислительных системах для распределения нагрузки между процессорами (ЭВМ),Целью изобретения является расширение области применения и повышение отказоустойчивости за счет возможности перераспределения запросов абонентов от отказавших процессоро рез общую магистраль.На чертеже представлена структурая схема (одного канала устройства),Канал устройства содержит регистры 1 и 2, группы элементов И (магистральные усилители) 3 и 4, элемент ИЛИ 5 и 6, триггеры 7-10, элементы И 11 -14, дешифратор 1 5, вход 1 6 начальной установки, сигнальный выход 17 готовности, кодовый выход 18 кательных системах для, распределениянагрузок между ЭВМ. Цель - расширение области применения и повышениеотказоустойчивости за счет возможнос"ти перераспределения запросов абонентов. от отказавших процессоров,Многоканальное устройство для распределения заданий процессорам содержит К (К - число процессоров) каналов, каждый из которых содержит двегруппы элементов И, два регистра,шесть триггеров, пять элементов И,четыре элемента ИЛИ, два дешифратора, три счетчика, 1 ил. нала ус тройс тва, распределитель 1 9импульсов, содержащий счетчик 20 идеш 4 ратор 21, счетчики 22 и 23,триггеры 24 и 25 запроса, элементИ 26, ИЛИ 27 и 28, сигнальные выходы 29 и 30, общую магистраль 31,общие линии 32-34, кодовый вход 35канала, вход 36 синхронизации распределителя 19 импульсов, вход 37запроса управляющие входы.38 и 39чтения, синхровход 40 канала, вход41 установки триггера 7,Устройство работает следующбразом.Для нача ов тсс входа 35 по сигналу 37, Если К-й процессор, закрепленный для обслуживания запросов от К-го абонента, исп- равен о чем свидетельствует "1"-еЭ5 состояние триггера 7, то через элемент И 11 по сигналу 37 в триггер 24 записыв аетс я "1" и под аетс я сигнал на вход 29 прерывания К-го процессора, Код запроса процессор считывает с регистра 1 через группу элементов ИЗ по сигналу 39, при этом в триггере 24 записывается "0". Если К-й процессор неисправен, о чем свидетельствует "0"-е состояние триггера 7, то по синналу на входе 37 через элемент И 12 и элемент ИЛИ 5 производится запись "1" в триггер 8. Единичное состояние триггера 8 К-го канала соответствует запросу от К-го канала устройства на перераспределения запросов от К-го абонента через общую магистраль 31 . Распределители 19 импульсов всех каналов последовательно циклически перебирают числааот 0 до М (М - число каналов), причем состояния счетчиков 20 распределителя 19 импульсов различных каналов совпадают, так как для их работы используется одинаковая частота с входа 36.Если в триггере 8 К-го канала имеется "1" и счетчик 20 находится в К-м состоянии, при котором на К-м вьходе дешифратора 21 и выходе рас 35 пределителя 19 К-го канала появляется "1", то при "0" состоянии триггера 9 на выходе элемента И 13 формируется сигнал, по которому через группу элементов И 4 код запроса с 40 регистра 1 К-го канала выдается на общую магистраль 31 . Па сигналу с выхода элемента И 13 через элемент ИЛИ 7 на линию 32 выдается "1", на линии 33 в это время имеется "0", так как при ".0" состоянии триггера 9 на выходе элемента И 14 - "О"; При "1" на линий 32 и "0" на линии 33 возбуждается первый выход деии 1 ратора 15 и в триггеры 9 записывается "1"50 при этом состоянии триггеров 9 и 1 О блокируется формирование единицы на выходе элемента И 13, в результате чего блок ируется передача запросов ч ерезобщую магистраль 31, При "1"-м состоянии триггеров 9 и 10 начинает. ся поиск процессора, способного принять на обслуживание запрос, переданный че ре з общую маг ис т раль 31 и занесенный в регистры 2 всех каналов по сигналу на первом выходе дешифратора 15.При (К + 1)-м состоянии счетчика20, если (К + 1)-й процессор исправен (в триггере 7 имеется "1")," тона выходе элемента И 14 появляетсясигнал "1" записи в триггер 25, При"1"-м состоянии триггера 25 на выход 30 требования прерывания процессора соответствующего канала выставляется сигнал. Если процессор(К + 1)-го канала не исправен, топри (К + 2)-м состоянии счетчика 20проверяется исправен ли процессор(К + 2)-го канала и т.д, По сигналуна выходе элемента И 14, вырабатываемого при выделении процессора, загружаемого на выполнение запроса, переданного через общую магистраль 31,кроме выдачи этому процессору требования прерывания на вход 30, производится выдача "1" на линию. 33через элемент ИЛИ 27, При этом, таккак триггер 9 в "1"-м состоянии, навыходе элемента И 13 и на линии 32имеется "0", в результате чего возбуждается второй выход дешифратора15, По сигналу на втором, выходе дешифратора 15 триггер 10 устанавливается в "0"-е состояние, блокирующеепрохождение сигналов через элементИ 14 (прохождение сигналов через элемент И 13 блокируется сохраненной"1"-м состоянием триггера 9).Процессор, получивший требованиеприема запроса, распределенного через общую магистраль 31, с выхода30 считывает код запроса с регистра2 по сигналу с входа 38, при этомв триггер 25 записывается "0" ичерез элементы ИЛИ 5 и 27 на линии32 и 33 выставляются "1", в результате чего возбуждается третий выходдешифратора 15, устанавливающий триггеры 9 и 10 в исходное состояние"01", при котором расрешается распределение через общую магистраль 31запросов от абонентов неисправныхпроцессоров.Выдача запросов абонентов с входа 35 в регистр 1 разрешена при "0"в триггере 8,Для исключения рассогласования работы счетчиков 20 при достижениисчетчиком 20 какого-либо канала максимального кода М через выход 18 налинию 34 выдается сигнал установки196 10 5 15452счетчика 20 всех каналов в исходное1 110 -е с о с то ян ие ,Неисправность процессора оп ределяется и о о тс утстВ ыо реакции на5запрос прерывания с выхода 29 в течение заданного времени, определяемого коэффициентом пересчета счетчика22 (сторожевого таймера) и частотына входе 40. Считается, что, еслипроцессор в течение указанного времени производит считывания кода зап-.роса с регистра 1, то он исправен,если нет, то не исправен, При требовании прерывания в триггер 24 записывается "1", при этом снимается уровень установки счетчика 22 иразблокируется его счетный режим.По сигналу 39 чтения содержимогорегистра 1 считывается через группу 20элементов И 3, при этом в триггер24 записывается "0". При "0" втриггере 24 в счетчик 22 записывается "0", а счетный режнм блокируется.Если за заданный интервал времени считывания содержимого регистра 1 посигналу 39 не производится, то посигналу переноса счетчика 22 в триггер 7 записывается "0", чем фиксируется факт отказа процессора. По сигналу переноса счетчика 22 в триггер24 записывается "0", а в триггер 8"1", При записи "1" в триггер 8 выставляется требование на перераспре- .деление запроса через общую магист 35раль. При формировании сигнала навыходе элемента И 13 производитсяраспределение запроса, занесенногов регистр 1, через общую магистраль31, как это рассмотрено выше. Второй 40счетчик 23 предназначен для идентификации отказа процессора по отсутствию его реакции в течение заданногоинтервала времени на запрос, перераспределенный через общую магистраль 31 .Счетный режим счетчика 23 разблокируется после передачи запроса срегистра 1 канала, отказавшего процессора, через общую магистраль 31при записи "0" в триггер 10, Если втечение заданного интервала времени(определяемого коэффициентом пересчета счетчик 23 и частотой на входе 40) запрос принят в один из процессоров (т.е. произошло чтение кодазапроса с регистра 2 по сигналу чтения на входе 38), то по сигналу 38чтения и передаче через линии 32 и 33 кода "11" по сигналу на третьем выходе дешифратора 15 в .триггеры 9 и 1 0 всех каналов устанавливаются в состояние 01", при котором счетный режим счетчиков 23 блокируется. Если за заданный интервал времени сигнала "Подтверждения приема запроса" не передается (сигнал "11 " через линии 34 и 33), то на выходе переносасчетчика 23 всех каналов формируется сигнал, по которому во всех каналах триггер 10 устанавливается в"1"-е состояние (триггер 9 в "1"),разрешающее формирование сигналана выходе элемента И 14. При этомреализуется распределение запроса,занесенного в регистры 2, в один изисправных процессоров, как этоописано выше. (Продолжается поиск процессора, способного принять запрос, распределенный через общую магистраль), По сигналу переносасчетчика 23 канала, процессор которого получил запрос на прерывание с выхода 30, происходит запись "0"в триггер 7, чем фиксируется фактотказа процессора соответствующего канала. Сигнал переноса счетчика 23передается на вход обнуления триггера 7 через элемент И 26, открытый при "1"-м состоянии триггера 25. Формула изобретения Многоканальное устройство для распределения заданий процессорам, со; держащее К (где К - число процессоров) каналов, каждый из которых содержит первую и вторую группы элементов И, первый и второй регистры, первый счетчик, первый и второй деши- раторы, с первого по третий триггеры, с первого по четвертый элементы И, первый и второй элементы ИЛИ, причем вход запроса каждого канала устройства соединен с синхровходами первого регистра, информационный вход которого соединен с входом кода запроса канала и является входом устройства, первый вход чтения кода запроса которого является входом устройства для подключения к одноименному выходу процессора и соединен с первыми входами элементов И первой группы, выходы которых обьединены по схеме МОНТАЖНОЕ ИЛИ с соответствующими выходами второго регистра и являются информационным выходом канала устройства для под 154521 9ключ ения к информа цион ному в ходу п рацессора,вход начальной установки устройства соединен с входами установки в вОв первого и второго тригегеров и первого счетчика, выход ко 5 торого соединен с входом первого дешифратора, первый выход которого соединен с первыми входами первого и второго элементов И, второй вход пер О вого элемента И соединен с прямым выходом второго триггера, инверсный выход которого соединен с вторым входом второго элемента И, вход третьего триггера соединен с третьими входами первого и второго элементов И, выход второго элемента И сое-, динен с первьи входом первого элемента ИЛИ, с синхровходом первого триггера и первыми входами элементов И второй группы, вторые входы Которых соединены с вторыми входами элементов И первой группы и с соответствующими выходами первого регистра, выходы элементов И второй 25 группы всех каналов объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с соответствующими ипформационньии входами вторых регистров всех каналов устройстьа, вторые выходы пер д вых дешифраторов всех каналов устройства объединены по схема МОНТАЖНОЕ ИЛИ и соединены с входами управления записью первых счетчиков всех Каналов устройства, выходы первых элементов ИЛИ объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с первыми входами вторых депплфраторов всех каналов устройства, выходы вторых элементов ИЛИ всех каналов 4 О объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с вторьии входами вторых дешифраторов всех каналов устройства, в каждом канале второй вход чтения кода запроса .канала является выходом устройства для подключения К одноименному выходу процессора и соединен с вторьи входом первого и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом первого элемента И, четвертый вход второго элемента И соединен с выходом первого триггера, информационные вхоФды первого и второго триггеров и55 первого счетчика соединены с шиной лог ич ес к о го нуля ус т ройс тв а, пе рвый тактовый вход канала устройства соединен с суммирующим входом первого счетчика, информационный вход третьего триггера соединен с шиной логической единицы устройства, о т личающееся тем, что, с целью расширения области применения и повышения отказоустойчивости устройства за счет возможности перераспределения запросов абонентов от отказавшего процессора, в каждый канал введены второй и третий счетчики, третий и четвертый элементы ИЛИ, с четвертого по шестой триггеры, пятый элемент И, причем вход запроса канала устройства соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с входом установки в "1" четвертого триггера и с первым входом третьего элемента ИЛИ, выход которого соединен с вхо-дом установки в "1" первого триггера, второй вход третьего триггера ИЛИ соединен с входом установки в О пятого триггера и с выходом перепопнения третьего счетчика, вход блокировки которого соединен с инверсным выходом четвертого триггера, пятый выход и выход установки в "О которого соединены соответственно с первым выходом признака поступления запроса устройства для подключения к первому входу прерывания процессора и с первым входом чтения кода запроса канала устройства, прямой выход пятого триггера соединен с вторым входом третьего и четверт 1 и входом первого элементов И, второй вход четвертого элемента И соединен с инверсным выходом пятого триггера, синхровход которого соединен с выходом пятого элемента И, первый вход которого соединен с выходом переполнения четвертого счетчика и первым входом четвертого элемента ИЛИ, второй вход которого соединены соответственно с входом начальной установки канала устройства и с входом установки в "1" третьего триггера, прямой выход которого соединен с входом блокировки четвертого счетчика, суммирующие" входы третьего и четвертого счетчиков соединены с вторым тактовым входом канала устройства, второй вход чтения кода запроса которого соединен с входом разрешения чтения второго регистра и с ьходом установки в пОп шестого триггера, выход которого соединен15452 Составитель А,Редактор Г. Гербер Техред М.Ходани анасье Чер ррект раж 5 б 5 Подписноеа по изобретениям и открытиям пр Ж, Раушская наб., д, 4/5 каз 491 НИИПИ Государственног 113035КНТ СС комите Москва ственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 оиз с вторым выходом признака поступления запроса устройства для подключения к второму входу прерыванияпроцессора и с вторым входом пятогоэлемента И, выход первого элемента Исоединен с входом установки в "1"шестого триггера, информационныйвход пятого триггера соединен с шиной логического нуля устройства, пер 19 1 Овый выход второго дешийратора соединен с синхровходом второгорегистра"и входом установки в "1" второготриггера, синхровход которого соединен с вторым выходом второго деширатора и с синхровходом третьеготриггера, вход установки в "О" которого соединен с третьим выходомвторого деширратора,