Цифровая линия задержки и перераспределения сигналов группового тракта

.09.89 Бюл. 9 3А,Шебанова1.318(088,8)торское свидете23, кл. Н 03 Крское свидетель99, кл, Н 03 Н 21) 422) 2046) О72) Э53) 656) Ав1221Авт1190 рь ьство СССР/13, 1985,сится к импульс ыть использован цифровой инфория - расширение достигается в аждого бита инракта более ОСУДАРСТВЕННЫЙ КОМИТЕТО Щ%НЛВВИ и пнРИияПРИ ГКНТ ОСОф ВТОРСИОМУ СВИДЕТЕЛЬСТ(57) Изобретение отнной технике и можетно в системах передамации. Цель изобретеобласти применениярезультате задержкиформации группового ЛИНИЯ ЗАДЕРЖНИ И ПЕРЕГНАЛОВ ГРУППОВОГОчем на один такт и перераспредел при задержке последовательности информации группового тракта. Для этого в устройство введены дешифрато 3 и 4 разрядов адреса и элемент ИЛИ 9. Устройство также содержит формирователь 1 тактовых сигналов, формирователь 2 адресных сигналов, делитель 5 на два, запоминающие устройства 6 и 7, входную 8 и выходную 10 шины. Функциональная схема дешифратора разрядов адреса приводится в описании изобретения. Предложенная линия задержки позволяет организовать задержку всей передаваемой информации на число тактов, равное емкости 03 и перераспределение последовательности бит в порциях информации , равных по емкости ОЗУ. 1 зп. ф-лы, 2 ил.3 150652Изобретение относится к импульсной технике и может быть использовано в системах передачи цифровой информации,Цель изобретения - расширение об 5ласти применения за счет обеспечениязадержки всех бит информации группового тракта на число трактов, равноеемкости ОЗУ, и перераспределения призадержке последовательности бт информации группового тракта,На фиг,1 представлена функциональная схема цифровой линии задержкии перераспределения сигналов группового тракта; на фиг.2 - функциональная схема дешифратора разрядов адреса,Цифровая линия задержки и перераспределения сигналов группового тракта содержит формирователь 1 тактовых сигналов, формирователь 2 адресных сигналов, первый и второй дешифратор 3 и 4 разрядов адреса, делитель на два 5, первое 6 и второе 7запоминающие устройства, входную шину 8, элемент ИЛИ 9, выходную шину 10.Дешифратор разрядов адреса содержит 2 И элементов И 11, И информационных входов 12, первую управляющуюшину 13, 2 И элементов И 14, вторуюуправляющую шину 15, Б элементовИЛИ 16, М выходных шин 17,Выход формирователя тактовых сигналов 1 соединен со счетным входомформирователя 2 адресных сигналов.Выходы Ммладших разрядов формирователя 2 адресных сигналов соединенысоответственно с первыми Минформационными входами первого дешифратора 3 разрядов адреса и второго.дешифратора 4 разрядов адреса. Выход старшего И-го разряда формирователя 2адресных сигналов соединен с И-миинформационными входами первого и второго дешифраторов 3 и 4 разрядов адреса и счетным входом делителя 5 надва. Первый выход делителя 5 надва соединен с первым управляющим входом второго дешифратора 4 разрядовадреса, вторым управляющим входом первого дешифратора 3 разрядов адресаи управляющим входом первого запоминающего устройства 6. Второй выходделителя 5 на два соединен с первымуправляющим входом первого дешифратора 3 разрядов адреса, вторым управляю щим входом второго дешифратора 4 разрядов адреса и управляющим входомвторого запомицающего устройства 7. 9 4И-е выходы первого дешифратора 3 разрядов адреса соединены соответственно с И-ми адресными входами заминающего устройства 6, И-е выходы второго дешифратора 4 разрядов адресасоединены соответственно с М-ми адресными входами второго запоминающегоустройства 7, Информационный вход перного запоминающего устройства 6 соединен с информационным входом второгозапоминающего устройства 7 и с входной шиной 8, Выход второго запоминающего устройства 7 соединен с первымвходом элемента ИЛИ 9. Выход первогозапоминающего устройства 6 соединенс вторым входом элемента ИЛИ 9. Выход элемента ИЛИ 9 соединен с выходной шиной 10, И-е первые входы элементов И 11 соединены соответственно с И-ми информационными входами 12,И-е вторые входы элементов И 11 объединены с первой управляющей шиной 13.М-М-е первые входы первых элементов И 14 соединены соответственно сМ-М-ми информационными входами 12,начиная с М+1-го информационного входа 12 до И-го информационного входа 12, М-е первые входы следующих элементов И 14 соединены соответственно с первыми М-ми информационными входами 12, И-вторые входы элементов И 14 объединены с второй управляющей шиной 15, И-е выходы элементов И 11 соединены соответственно сИ-ми первыми входами элементовИ 5 П 1 16, И-е выходы элементов И 14соединены соответственно с И-ми вторыми входами элементов ИЛИ 16, И-евыходы И-х элементов ИЛИ 16 соединены соответственно с И-ми выходнымишинами 17. Формирователь 1 тактовых сигналоввыполнен в виде генератора тактовыхимпульсов,Формирователь 2 адресных сигналоввыполнен в виде двоичного счетчика.Делитель 5 на два выполнен в видесчетного триггера, прямой выход егоназван первым выходом, инверсныйвыход - вторым выходом.В качестве запоминающих устройств6 и 7 использованы типовые элементыоперативной памяти,На информационные входы запоминающих устройств 6 и 7 подаются сигналыгруппового тракта с тактовой частотойформирователя 1 тактовых сигналов.5 1506Сигналы группового тракта синхронизированы относительно тактовой частоты формирователя 1 тактовых сигналов.Устройство работает следующим образом.При включении питания в начальный момент времени обнуляются делитель 5 на два и по первому импульсУ Формиро вателя 1 тактовой частоты Формирователь 2 адресных сигналов (обнуление делителя 5 на два и формирователя 2 адресных сигналов в начальный момент времени на Фиг, 1 не показаны),С первого выхода делителя 5 на два на первый управляющий вход второго Лешифратора 4 разрядов адреса, ца второй упранляющий вход первого дешифратора 3 разрядон адреса и на управляющий вход первого запоминающего устройства 6 подается логический нуль, устанавливающий запоминающее устройство 6 в режим записи информации и блокирующий организацию н дешифрато ре 3 разрядов адреса адресов считывания, а в дешифраторе 4 разрядов адреса - адресов записи, С второго выхода делителя 5 на два на первый управляющий нход первого дешифратора 3 разрядов адреса, на второй управляющий вход второго дешифратора 4 разрядов адреса и на управляющий вход второго запоминающего устройства 7 подается логическая единица, устанавли 35 вающая второе запоминающее устройство 7 в режим считывания информации и разрешающая формирование н первом дешифраторе 3 разрядов адреса адресов записи, а во втором дешифраторе 4 разрядов адреса адресов считывания. Информация, поступающая на входную шину 8, записывается в первое запоминающее устройство 6 по 2 адресам, формируемым в формиронателе 1 такто 45 вых сигналов на каждый импульс с выхода формирователя 1 тактовых сигналов, На выходе второго запоминающего устройства 7, первом входе элемента ИЛИ 9 и выходной шине 1 О н течен 50 ние 2 тактов формирователя 1 тактовых сигналов держит логический нуль, считанный по адресам считывания из второго запоминающего устройства 7, По сбросу логической единицы на ныхо 55 де М-го разряда формирователя 2 адресных сигналов делитель 5 ца дна переводится в единичное состояние, Теперь с первого выхода делителя 5 529 6на два на первый управляющий вход второго дешифратора 4 раэрядон адреса, на второй управляющий нход первого дешифратора 3 разрядов адреса и управЛяющий вход первого запоминающего устройства 6 подается логическая единица, а с второго выхода делителя 5 на два на первый управляющий вход первого дешифратора 3 разрядов адреса, на второй управляющий вход второго дешифратора 4 разрядов адреса и на управляющий вход запоминающего устройства 7 подается логический нуль, Второе запоминающее устройство 7 переводится в режим записи информации, а первое запоминающее устройство 6 переводится н режим считывания информации, На выходах первого дешифратора 3 разрядон адреса организуются адреса считывания информации, а ца выходах второго дешифратора 4 разрядов адреса - адреса записи иниформации, На вторые 2 тактов формирователя 1 тактовых сигналов информация, поступающая на входную шину 8, записынается но второе запоминающеенустройство 7 по 2 адресам, формируемым в формирователе 2 адресных сцгналон на выходе первого запоминающего устройства 6, втором входе элемента ИЛ 11 9 и на выходной шине 10 появляются 2" бит информации, считанных с первого запоминающего устройства 6, Аналогично, на следующие 2 такты Формирователя 1 тактовых сигналов на выходной шине 10 появятся 2" бит информации, считанных с второго запоминающего устройства 7 и т.д.Адреса записи и считывания запоминающих устройств 6 и 7 Формируются в дешифраторах 3 и 4 разрядов адреса следующим образом, При поступлении на первый управляющий вход 13 логической единицы, а на второй управляющий вход 15 логического нуля (режим записи информации) на выходах И-х элементов И 14 и на И-х вторых входах элементов ИЛИ 16 появляются логические нули, На выходах Б-х элемен. тов И 11 и на первых входах 11-х элементов ИЛИ 16 появляются логические уровни соответственно 11-х входных информационных шин 12; которые пропускаются на И-е выходные шины 17, (Адрес записи идентичен адресу,формируемому на выходе Формирователя 2 адресных сигналов), При поступлении на первый управляющий вход 13 логи 1506529ческого нуля на второй управляющийвход 15 логической единицы (режимсчитывания информации) на выходахМ-х элементов И 11 и соответственно5на М-х первых входах И-х элементовИЛИ 16 появляются логические нули.На выходах первых И-М-х элементовИ 14 и соответственно на И-М-х вторых входах первых И-М элементов ИЛИ16 и М-М-х первых выходных шинах 17появляются логические уровни соответственно И-М информационных шин 12,начиная с М+1-й информационной шины 12 до И-й информационной шины 12, 15на выходах следующих М-х элементовИ 14, на М-х вторых входах следующих элементов ИЛИ 16 и следующих М-хвыходных шинах 17 появляются логические уровни соответственно первых М-хинформационных шин 12,Организуемая в дешифраторах 3 и 4разрядов адреса адресация записи исчитывания обеспечивает запись в запоминающие устройства 6 и 7 информамции по 2 строчкам и считывание по2столбцам. Емкость запоминающихустройств выбирается равной произведеи и-мнию 2 на 2 . Например, по групповому тракту на вход цифровой линии за-держки и перераспределения сигналовгруппового тракта последовательно поступают 32 байта информации о 32 каналах, затем опять 32 байта и т.д.Емкость ОЗУ цифровой линии задержки 32на 8 бит, где 32 или 2 - число стро 5 351чек ОЗУ, а 8 или 2 - число столбзцов ОЗУ, Отсюда М 5, Н-М=З, И=8.Восьмиразрядным счетчиком в качествеформирователя адресных сигналов обес 40печиваются адреса записи в ОЗУ -А,ЬААА А АтА и адреса считыванияОЗУ - А 6 А 7 АВА,А ААА (А, - младшийразряд восьмиразрядного счетчика) .В результате, с задержкой на 2 такВ45тон формирователя тактовых сигналовна выходе цифровой линии задержки иперераспределения сигналов группового тракта последовательно появляются 32 первых бита 32 каналов, 32 вторых бита 32 каналов, 32 третьих бита и т.д., 32 восьмых бита, затемопять 32 следующих первых бита 32 каналов и т.д,Цифровая линия задержки и перераспределения сигналов групповоготракта позволяет организовать: задержку всей передаваемой .информациина исло тактов, равное емкости ОЗУ,и перераспределение последовательности бит в порциях информации, равных по емкости ОЗУ.Формула и з о б р е т е н и я1Цифровая линия задержки и перераспределения сигналов группового тракта, содержащая первое и второе запоминающие устройства, объединенные информационные входы которых являются входом цифровой линии задержки,делитель на два, первый выход которого соединен с управляющим входом первого запоминающего устройства, а второй выход соединен с управляющим входом второго запоминающего устройства соответственно, формирователь адресных сигналов, выход которого соединен со счетным входом формирователя адресных сигналов, о т л и ч а ю щ ая с я тем, что, с целью расширения области применения в нее введены первый и второй дешифраторы разрядов адреса и элемента ИЛИ, причем выходы Хмладших разрядов формирователя адресных сигналов соединены соответственно с первыми 11-1-ми информационными входами первого и второго дешифраторов разрядов адреса, выход старшего И-го разряда формирователя адресных сигналов соединен с И-ми информационными нходаМи первого и второго дешифраторов разрядов адреса и счетным входом делителя на два, первый выход которого соединен с первым управляющим нходом второго дешифратора разрядов адреса и вторым управляющим нходом первого дешифратора разрядов адреса, И-е выходы которого соединены соответственно с адресными входами первого запоминающего устройства, а второй выход соединен с первым управляющим входом первого дешифратора разрядов адреса и вторым управляющим входом второго дешифратора разрядов адреса, М-е выходы которого соединены соответстненно с входами второго запоминающего устройства, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого запоминающего устройства, а выход янляется выходом цифровой линии задержки.2, Линия по п.1, о т л и ч а ю - щ а я с я тем, что каждый дешифратор разрядов адреса содержит 2 И элемен.Борисова 884 Подписноепо изобретениям и открытиям при ГКНТ СССР -35, Раушская наб., д. 4/5 Заказ 5445/54 ТирВНИИПИ Государственного комите113035, Москва водственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,10 тов И и М элементов ИЛИ, причем И-еПервые входы И-х первых элементов Исоединены соответственно с И-ми информационными входами, М-е вторые входы М-х первых элементов И объединеныс первой управляющей шиной, Я-е выходы М-х первых элементов И соединенысоответственно с И-ми первыми входами И-х элементов ИЛИ, И-И-е первыевходы других элементов И соединенысоответственно с И-М-ми информационными входами, начиная с М+1-го информационного входа до И-го информационного входа, последующие М-епервые входы других элементов И соединены с первыми М-ми информационными входами, М-е вторые входы Я-хдругих элементов И объединены с второй управляющей шиной, И-е выходыдругих Я-х элементов И соединенысоответственно с Я-ми вторыми входами И-х элементов ИЛИ, Я-е выходыкоторых являются И-ми выходами дешифраторов разрядов адреса.