Цифровой фазовый детектор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 8014677 27 151) 4 Н ГОСУДАРСТВЕННЫИ КПО ИЗОБРЕТЕНИЯМ И ОПРИ ГКНТ СССР ИТЕТ РЫТИЯ ПИСАНИЕ ИЗОБРЕТЕНИЯА ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР(57) Изобретение относится к электросвязи,Цель изобретения - повышение точностивыделения фазовой ошибки. Детектор содержит умножители 1, 2, 3, 4, 7, 1 О, 15, 16и 17, сумматоры 5, 11, 12 и 19, формирователь 6 знака сигнала, вычитатели 8 и 9, удвоители 13 и 14 фазы, блок вычисления 18 арксинуса и блок коммутации 20. На входы детектора поступают отсчеты синфазной и квадрату рной составляющих комплексного сигнала, а также отсчеты опорного колебания. Путем соответствующих преобразований в детекторе и на его выходе формируется сигнал удвоенной фазовой ошибки. Так как данный детектор предназначен для использования в составе систем синхронизации опорного колебания, то соответствующим выбором значений коэффициентов усиления в петле ФАПЧ можно пропорционально уменьшить сигнал ошибки до необходимой величины. 4 ил, 146785Изобретение относится к технике электросвязи и может использоваться в аппаратуре передачи данных в качестве составнойчасти систем синхронизации опорного колебания.Цель изобретения - повышение точностивыделения фазовой ошибки.На фиг. 1 приведена структурная схемацифрового фазового детектора; на фиг, 2 -функциональная схема формирователя знакасигнала; на фиг. 3 - функциональнаясхема блока коммутации; на фиг, 4 - функциональная схема компаратора, входящегов состав блока коммутации.Цифровой фазовый детектор содержитпервый 1, второй 2, третий 3, четвертый 4умножители, первый сумматор 5, формирователь 6 знака сигнала, пятый умножитель 7,первый вычитатель 8, второй вычитатель 9,шестой умножитель 10, второй сумматор 11,третий сумматор 12, первый удвоитель 13фазы, второй удвоитель 14 фазы, седьмой 15,восьмой 16 и девятый 17 умножители, блок18 вычисления арксинуса, четвертый сумматор 19 и блок 20 коммутации.Формирователь 6 знака сигнала содержитэлементы И 21.Блок 20 коммутации содержит компаратор 22, элемент ИЛИ 23, элементы И 24,мультиплексоры 25, переключатель 26.Компаратор 22 состоит из элементаИ-НЕ 27, элемента НЕ 28, элемента И 29,элемента ИЛИ 30, элемента И 31,Цифровой фазовый детектор работает следующим образом.На первый вход 1 устройства поступаетотсчет синфазной составляющей 2, комплексного сигнала 2(пТ), а на вход 3 - отсчетквадратурной составляющей 2, комплексного сигнала 2(пТ), который можно представить в виде2 (пТ) =2 е (+=2 со 5(оПТ+у) ++1 51 П (впТ+у)=,2,+12где Т - тактовый интервал;п - номер тактового интервала;ю - частота несущего колебания;2 - модуль сигнала;2 лу= - ,1 с (и),где гп - кратность фазовой модуляции (манипуляции); 1 (п) - дискретная случайная величина, принимающая значения О, 1, 25 (где 5 - объем алфавита) и определяющая информационное значение фазы сигнала на п-м тактовом интервале.Причем 2= 1, что справедливо для данного класса сигналов, поскольку их модуль - постоянная априорно известная величина, и может быть приведен, к единице соответствующей нормировкой по входу приемника с помощью схемы автоматической регулировки усиления.На второй и четвертый входы устройства поступают соответственно отсчеты со 5(аопТ) и 51 П(вопТ) опорного колебания, которые перем нож а ются в умножителях 1 - 3 с сигналами синфазной и квадратурной составляющих входного сигнала, в результате чего на выходах умножителей 1 - 3 формируются соответственно сигналы: 10А = 1 со 5 (ср+у) +со 5(сопТ+соопТ+у) ;В = - 5 п (ср+у) +5 п (ОэпТ+0)ОпТ+)15 2С= - со 5 (р+у) - со 5 (ьопТ+ юопТ+у) ,где р=опТ - аопТ - характеризует частотно-фазовую расстройку несущего и опорного колебаний.20 Полученные сигналы перемножаются вумножителях 16 и 10, на выходах которых соответственно формируются сигналы, которые можно представить в виде:25 4 И=А В=созх 51 пх+со 5 у 51 пу++ созх 51 пу - созу 51 пх,где х=опТ - ьопТ+уу= оп Т+ о)оп Т+7.Сигналы М и Я поступают на входывторого сумматора 11, на выходе котороговырабатывается сигналК=И+Я= - 51 П (2(р+2 у) +51 П (2 юопТ)+1+51 П (2(оПТ+у.Последовательно пройдя девятый умно житель 17, на второй вход которого поступает постоянный сигнал К=4, первый 8 и второй 9 вычитатели, сигнал, поступающий на второй вход пятого умножителя 7, преобразуется в соответствии с выражениемК 4 - 51 п (2 апТ) - 51 П(2 (оПТ+у) )==51 п (2 р+2 у),причем сигналы 51 П(2(оПТ+у и 51 п(2 аопТ) поступают соответственно с первых выходов удвоителей 13 и 14 фазы.На выходе первого сумматора 5 формируется сигнал Р=соз(2 р+2 у) после преобразований сигналов с удвоенной фазой в умножителях 4 и 15 в соответствии с выл ражен немР=соз (2 ипТ+2 у) со 5 (2 вопТ) +3Полученный сигнал поступает на вход формирователя 6 знака сигнала, на выходе которого вырабатывается сигнал Ьдп (Р),+1, Р)0 где Ьдп (Р) =- 1, Р(0 который подается на первый вход пятого умножителя 7, на выходе которого вырабатывается сигнал Ч=Ядп (Р) э 1 п (2+2 у), где значения у=О,л соответствуют сигналам ОФМ; 7=0, л, - для сигналов ДОФМ 1 а для сигналов ТОМФ у=О, л, + - , + - ,У Хботке устройством сигналов ОФМ и ДОФМ определяется только фазовой ошибкой и не зависит от значения информационной фазы.Сигнал Ч поступает на вход блока 18 вы.числения ар ксинуса, на выходе которого формируется сигнал агсяпЧ, который подается на третий вход блока 20 и на первые входы сумматоров 12 и 19, на вторые входы которых подаются соответственно постоянные сигналы Кг - л/2 и Кз=",т/2. С выходов сумматоров 12 и 19 на входы блока 20 поступают соответственно сигналы агсяпЧ --- и агсяпЧ=л/2. На выходе блока 20гокончательно формируется сигнал удвоенной фазовой ошибки в=2 а. Если принимаются сигналы ОФМ или ДОФМ, на выход блока 20, являющегося выходом устройства, поступает сигнал агсяпЧ=в, В случае приема сигналов ТОФМ сигнал формируется по правилу: агсяпЧ, при -- (агсяпЧ( -3 % агсяпЧ 2, при 4 (агсяпЧ(2 сяпЧ+ - , при (агсяпЧ( -Уг 4То, что на выходе устройства формируется сигнал удвоенной фазовой ошибки, не принципиально, поскольку предлагаемый детектор предназначен для использования в составе систем синхронизации опорного колебания, где соответствующим выбором значений коэффициентов усиления в петле ФАПЧ можно пропорционально уменьшить сигнал ошибки до необходимой величины.Формирователь 6 знака сигнала (фиг. 2) может быть выполнен на Х элементах И 21.1 - 21.Х, где Х = 2 Х - 1, причем первые входы всех элементов И 21.1 - 21.Х подключены к постоянному напряжению +5 В, объединенные вторые входы всех элементов И образуют вход блока, а выходы всех элементов И (напряжение +5 В) образуют выход блока.Формирователь знака сигнала работает следующим образом. На вход формировате 5 1 О 15 20 25 30 35 40 45 50 55 ля поступает знаковый разряд входного отсчета сигнала, представляемого в дополнительном коде, Знаковый разряд равен Лог.для отрицательных чисел и и Лог. 0 - для положительных. Поэтому на выходе формирователя будет код 001, что соответствует плюс единице, в случае положительного отсчета сигнала, и комбинация все единицы, соответствующая минус единице в дополнительном коде, в случае отрицательного отсчета сигнала, причем выход элемента И 21.Х является старшим разрядом выходного сигнала.Блок 20 коммутации (фиг. 3) работает следующим образом. Поступающие на входы 1 - 3 блока соответственно отсчеты сигналов агсяпЧ+ - , агсяпЧ и агсяпЧ,9 %Ф2представленные 2 М-разрядным дополнительным кодом. подаются на соответствующие информационные входы мультиплексоров 25. 1 - 25.М.Какой из трех указанных выше отсчетов поступит на выходы мультиплексоров 25,1 - 25.М, образующих выход блока, определяется информацией на адресных входах А и В мультиплексоров, причем А соответствует младшему адресному разряду. Состояние входов А и В мультиплексоров 25.1 - 25.М определяют соответственно выходы двух элементов И 24.2 и 24.1, поэтому при установ ке переключателя 26 в нижнее положение, соответствующее приему сигналов ОФМ или ДОФМ, на выходах элементов И 24.2 и 24.1 всегда будет комбинация 00, в результате чего на выход блока поступит значение агсяпЧ, В случае приема сигналов ТОФМ переключатель 26 устанавливают в верхнее положение, при этом комбинация на выходах элементов И 24.1 и 24.2 определяется информацией на первых входах этих элементов, которые соединены соответственно со старшим знаковым разрядом агсэ 1 пЧ и выходом элемента ИЛИ 23, входы которого соединены с выходами компаратора 22, на вход которого поступает отсчет сигнала агсяпЧ, причем, если значение агсяпЧ)л/4, то сигнал Лог. 1 (высокий уровень) появляется на первом выходе компаратора 22, а если агсэ 1 пЧ( - т/4, то сигнал Лог. 1 появляется на втором выходе компаратора 22. Таким образом, какой из трех входных сигналов блока поступает через мультиплексоры 25.1 - 25. Х на его выход зависит от знака и величины отсчета агсяпЧ.Компаратор 22 (фиг. 4) работает следующим образом. На входы элементов И-НЕ 27 и ИЛИ 30 поступают старшие разряды отсчетов агсяпЧ. Для значений - л/4(агсяпЧ(0 в дополнительном коде на этих разрядах будет комбинация все единицы, знаковый разряд тоже будет соответствовать Лог. 1, поэтому на первом входе первого элемента И 29 и на втором входе второго элемента И 31 будетЛог. О, что обеспечит комбинацию 00 на выходе компаратора 22. Для значений 0(агсэ 1 пЧ(л/4 на входах элементов И-НЕ 27 и ИЛИ 30 и на входе элемента НЕ 28 будет уровень Лог. О, поэтому состояние выходов не изменится, но когда значения агсз 1 пЧ превысят л/4, на одном из входов элемента ИЛИ 30 появится уровень Лог. 1, который поступит на первый выход компаратора, при этом знаковый разряд входных данных обеспечит состояние Лог. О на втором выходе компаратора. Когда агсыпН(л/4, на входах элемента И-НЕ 27 будет хотя бы один уровень Лог. О, на выходе соответственно Лог. 1, знаковый разряд тоже соответствует Лог. 1, в результате чего на входах элеМента 31 и втором выходе компаратора будут уровни Лог, 1, тогда как на первом выходе компаратора будет уровень Лог. О.Формула изобретенияЦифровой фазовый детектор, содержащий первый умножитель, первый и второй входы которого являются соответственно первым и вторым входами устройства, второй умножитель, первый и второй входы которого являются соответственно третьим и четвертым входами устройства, третий умножитель, первый и второй входы которого подключены соответственно к первому входу второго умножителя и второму входу первого умножителя, последовательно соединенные четвертый умножитель, первый сумматор, формирователь знака сигнала и пятый умножитель, последовательно соединенные первый вычитатель и второй вычитатель, выход которого подключен к второму входу пятого умножителя, шестой умножитель, выход которого подключен к первому входу второго сумматора, а также третий сумматор, отличающийся тем, что, с целью повышения точности выделения фазовой ошибки, в него введены первый блок удвоения фазы, первый и второй входы которого 5 10 15 20 25 ЗО 35 40 соединены соответственно с первыми входами первого и третьего умножителей, второй блок удвоения фазы, первый и второй входы которого соединены соответственно с вторыми входами второго и третьего умножителей, а первый выход соединен с вторым входом второго вычитателя, седьмой умно- житель, первый и второй входы которого подключены соответственно к первым выходам первого и второго блоков удвоения фазы, а выход соединен с вторым входом первого сумматора, восьмой и девятый умножители, блок вычисления арксинуса, четвертый сумматор и блок коммутации, причем выход второго умножителя подключен к первому входу шестого умножителя, второй вход которого соединен с выходом третьего умножителя и первым входом восьмого умножителя, второй вход которого соединен с выходом первого умножителя, а выход подключен к второму входу второго сумматора, выход которого соединен с первым входом девятого умножителя, второй вход которого является первым установочным входом устройства, а выход подключен к первому входу первого вычитателя, второй вход которого соединен с первым выходом первого блока удвоения фазы, второй выход которого подключен к первому входу четвертого умножителя, второй вход которого соединен с вторым выходом второго блока удвоения фазы, при этом выход пятого умножителя подключен к входу блока вычисления арксинуса, выход которого подключен к первому входу третьего сумматора, второй вход которого является вторым установочным входом устройства, а выход соединен с первым входом блока коммутации, второй вход которого соединен с выходом блока вычисления арксинуса и первым входом четвертого сумматора, второй вход которого является третьим установочным входом устройства, а выход подключен к третьему входу блока коммутации, выход которого является выходом устройства.1467785 иг уК и ГКНТ ССС Гагарина, 1 О 1 Производств Составитель Д. Куприйца Техред И. ВересТираж 627арственного комитета по изобретениям113035, Москва, Ж - 35, Раушскаяно-издательский комбинат Патент, г Редактор Н. ТупЗаказ 1215/56 ВНИИПИ Госуд Корректор М. ШарошПодписноеи открытиям прнаб., д. 4/5Ужгород