Запоминающее устройство с коррекцией ошибок

.Яковлев ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Хетагуров Я,А. и Руднев Ю.П. Повышение надежности цифровых устройств методами избыточного кодирования. М.; Энергия, 1974, с.224-229Авторское свидетельство СССР У 951406, кл. С 11 С 29/00, 1980.(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при создании надежных устройств для обработки и хранения информации, Цель изобретения - повышение надежности устройства. Устройство содержит регистр 1 адреса, блок 2 памяти, триггер 3, регистры 4-9, группы элементов И 10-13, 25-26, блок контроля 14, элементы ИЛИ 20, блок 21 управления. В устройстве осуществляется коррекция ошибок за счет контроля по модулю два, записи и считыва-ния обратных кодов и контрольногония. 2 ил.ИЗОбрЕТЕ 1111 Е ОТНОСИтся К НЬтЧтислу 1 тЕЛЬНОИ ТЕХНИКЕ, В Чаетпости К Запсмиь 1 юйть.тм устрот тнам 11 может быгИСПОЛЬЗОНаяс ПРИ ССЗт:,НГ 11 й Н-.ДЕжНЫХ5уетрдйСтВ для Обрабойктт:1 ХраНЕНИЯинформации,Цель изобрететт"Я -. повышение надежности устройства,Иа фиг, 1 изображена структурная 10схема запоминающего устройства с коррекцией Ошибок на иг 2 " структурная схема возможного варианта слскауправления,.Запо 11 инающее устройство с коррек- цией ошибок сод: ржнт (фиг,1) регистр 1 адреса,. блок 2 ттамл.11 трит-ген 3, входной 4 и вьл одттсй 5 регистры., пен - ВЫИ О зтт; Эьт- тЬ 1 т РтЬЕР - тый 9 бушерные рег: стры, 11 ервута 10, вторую 11 третью . и четвертую 13 группы элемснтов И, Олок 14 кон РОля, блок 15 выдачи интрортчацу,11, елок 14 содержит перньгй 11 О и второй 1 7 блоки свертки по модулю тына, блок 18 срав нения и элемент ИПИ 19., Б Ок : 5 содержит группу элементов ИЛИ 20.Усйройство также содержит ало. :.:пранлеГ,ния и и.тее 1 адр сные2 и, и:10 рмаци Онные .э входы:" Лфор 11 а циснные ныдбг ходы 2. Блок 15 -1.-;к.;е содержит гтэуппы элементов Иэ :. О:, Блок1 управ"ления сняв.н с внешними устрсйстваии (не пока.заны) упранлятрщими входами обращения 27 записи 27 и чтеция 27 иа фиг. 1,2. позици 111:у 1 28-45 Обозначень 1 соединения ньтгхоцов блока 2 т сУПРаВЛЯ 101 ЦИтли ВХОДаМИ СООТНЕТСтв 1 тЩЩтХблокттн устройств 1, Выход элемента ИЛИ19 соединен - входом -:6 Олока 21.лБлок:, тфиг.2) управления содер-.жит триггер 47. эле 11 ент ЫЕ 48 элементы И 49-53 з.тте 11 ейты УИ 54-.60,ЭЛЕ 1ЕНтттйт м ттШ З-д рж 1 Н с3 апсгсинактщее ус гройс т но с корр екцтте 1; ошибст па; От е 1. О 11 ецу:ттщ 1111, оснаЗОМ,Елок 2 (фиг.,) Нм-е." информатЛт 1 он-.ную емкость, н 2 раза большую требуенмои для Р е 1 йетаия з адын:, и х 1 О 111 ч ес ки.разделтен на дне ранние час:":1 а обра, -щение к тойт или иной поз 1 онине накопи -т еля Опр еделя ется состоянием тРигг е-ра 3 и адресом, 1.1 р 1:.Пяты;. ",да регисйнадр еса, Пер :ключ ение тригг ера эпроисходи пс с:,Пиалам с блока 21 уп-ранлеь 111 У 1., Итйт 1 йо 1.:а:.ия. записываемаяХРаНЯЩаЯСЯ ПО тттнокют ттНЬ 11 Я аДРЕСаМООЕНХ ПСЛ 1 СНЧ.: УтактлгиБ 1 Я, Сди 11 аксная . Режим записи, От процессора (не показан) адрес поступает на входы 22 устройства и принимается на регистр 1 адреса, а информация, подлежащая записи, поступает на входы 23 и принимается на нходной регистр 4, Далее сигнал "Выбор ОЗУ" поступает на вход 271 устройства, Сигналом с выхода элемента И 49 (фиг,2) триггер 47 устанавливается н состояние "1", и потенциалом "0" с выхода триггера 47 блокируется обращение к блоку 2 на время выполнения устройством внутреннего цикла, Одновременно сигналом с выхода элемента И 49 триггер 3 устанавливается в "1" (условимся это означает, что обращение к первой полонине блока 2), а. регистры 5-9 обну - ляются. По сигналу "Запись" на входе 27 происходит запись информации с входного регистра 4 и в блок 2 (в данный момент н первую половину блока), Сигнал с выхода элемента И 50, пройдя через элемент 61 задержки и элемент ИЛИ 55, переводит триггер 3 н нулевое состояние, обеспечивая обращение к второй половине блока 2, по тому яте адресу, хранящемуся в регистре 1, Сигнал с выхода элемента 61 задержки, пройдя элемент,62 задерж - ки т элемент ИЛИ 54, поступает на вход записи блока 2, обеспечивая запись той же информации с входного регистра 4 уже во вторую половину блока 2, Сигналом с выхода 40 элемента ИЛИ 56 обнуляется входной регистр 4, подготавливая его к приему информа 1 жи для записи при следующем обращении к устройству, А сигнал с выхода элемента тИЛИ 58 устанавливает триггер 47 в состояние "0", разрешая обращение к уст - ройству, На этом цикл записи заканчивается.Режим чтения. От процессора адр ес обращения поступает на входы 22 и принимается на регистр 1 адреса, По сигналу "Выбор ОЗУ", поступающему на вход 27, так же, как и н начале цикла записи, устанавливаются в состояние "1" триггер 47, триггер 3 и обнуляются регистры 5-9. Сигнал "Чтение" гсступает на вход 27 и, пройдя черезэ элемент И 51, поступает на входы элементов ИЛИ 56, 57 и элемента 64 задержки, Сигнал с выхода элемента ИЛИ 56 обнуляет входной регистр 4, подготавливая его к приему информации с инверсных выходов второго 6 и6на выходе элемента ИЛИ 19 появляется сигнал "1",.который поступает на вход 46 блока 21. Этот сигнал поступает на вход элемента И 53, на выходе элемента НЕ 48 устанавливается сигнал "0", Сигнал с выхода элемента 69 задержки проходит через элемент И 53 и поступает на вход элемента 71 задержки, Сигнал с выхода элемента И 53 обнуляет регистр 5 и одновременно информация с инверсных выходов регистра 7 передается через элементы И 11 на входной регистр 4 (подготовленный в начале операции считывания), Сигнал с выхода элемента 71 задержки проходит на выход элемента ИЛИ 59. По этому сигналу обратный код ранее считанного числа записывается во вторую половину блока 2 по адресу, хранящемуся в регистре адреса 1 (так как триггер 3 остался в состоянии "0" после считывания из блока 2), Сигнал с выхода элемента 72 задержки устанавливает триггер 3 в состояние "1", подготовив обращение к первой половине блока 2, Этим же сигналом обнуляется входной регистр 4 и он готов к приему информации. Сигнал с выхода элемента 72 задержки, пройдя через элемент 73 задержки, поступает на вход элемента 74 задержки, происходит выдача информации с инверсных выходов регистра 6 через элементы И 10 на входной регистр 4. Сигнал с выхода элемента 74 задержки поступает на вход элемента 75 задержки и на вход элемента ИЛИ 59. По сигналу с выхода элемента ИЛИ 59 производится, запись обратного кода в первую половину бгока 2, По сигналу с выхода элемента ИЛИ 60 осуществляется считывание об - ратного кода из первой половины блока 2 (триггер 3 в состоянии "1") и прием его в регистр 5, По сигналу с выхода элемента 76 задержки триггер 3 устанавливается в "0", подготавливая обращение к второй половине блока 2, Осуществляется прием считанного обратного кода на регистр 8, причем информация принимается на счетные входы регистра 8, где она суммируется по модулю два с прямым кодом этого же числа, хранящегося на регистре 8. В 11 гех разрядах, прямой и инверсный коды которых совпадают (что говорит об отказе данного разряда ячейки блока 12), при суммировании по модулю два на пря"мых выходах регистра 8 появляется 143792третьего 7 регистров числа, если будут обнаружены ошибки считывания(см,ниже). Считанная из первой половины блока 2 информация принимаетсяна регистр 5. Сигнал с выхода элемента 64 задержки, пройдя элементИЛИ 55, переводит триггер 3 в состояние "О", подготавливая обращение квторой половине блока 2, Происходит 10прием информации в регистры 6 и 8 срегистра 5. Сигнал с выхода элемента65 задержки, пройдя элемент 66 задержки, обнуляет регистр 5, подготавливая последний к приему информации 15при считывании из второй половиныблока 2, Сигнал с выхода элемента 66задержки, поойдя элемент 67 задержки и элемент ИЛИ 57, обеспечивает считывание информации из второй половины блока 2 по адресу, хранящемуся врегистре 1 адреса. Считанная информация принимается в регистр 5, Информа -ция с прямых выходов регистра 6 поступает на входы элементов И 12, 14 25блока 16 и первые входы блока 18. Информация с прямых выходов регистра 7поступает на входы элементов И 13,входы блока 17 и вторые входы блока18, При этом блоком 14 контроля будут 30обнаружены все кратные и некратныеошибки, кроме тех, которые возникают. в одноименных разрядах обеих половинблока 2, Если ошибок при считываниине обнаружено, то на входе 46 блока21 будет сигнал "0", который поступает на вход элемента И 53, запрещаяего работу, и на вход элемента НЕ 48,на выходе которого появится "1", Сигнал с выхода элемента 69 задержки,пройдя элемент И 52, разрешит выдачуинформации с прямых выходов регистра6 на выходы элементов И 25, Информация с выходов элементов И 25, пройдячерез элементы ИЛИ 20, поступит навходы элементов И 26. Сигнал с выхода элемента 70 задержки разрешит выцачу информации с выходов элементовИ 26 на выходы 24 устройства, Одновременно сигнал с выхода элемента 70задержки, пройдя элемент ИЛИ 58, ус/ 11 1та н о вит триггер 1 7 в состояние 0и ус тр ойс т в о готово к следующему о бращению . На этом цикл чтения зака нчивается если не обнаружено ошибок приУ 55считывании,Если же блоком 14 контроля обнаружены ошибки в информации, считаннойиз блока 2 (любой из его половин), то"О", Я на остальных работоспособных)разрядах - "1", .Сигнал с выхода элемента 77 задержки обнуляет регистр 5и, пройдя элемект 8 задержки, поступает на вход элемента 79 задержки ивход элемента ИГЯ 60, и по этому сигналу осуществляется считывание Обратного кода из второй половины блока 2и прием его в регистр 5., Сигнал с выхода элемента 79 задержки разрешаетприем обратного кода в регистр 9, Информация также принимается па счетныйвход и складьвается по модулю два спрямым кодом числя 9 хвяняшимся в Регистре 9, В тех разрядах, прямой иинверсный коды которых совладают (чтоговорит о неисправности даннсго Разряда ячейки блока 2), при сумьярованяи по модулю два на прямьгл выходахрегистра 9 появляются "О", а на ос -тальных (исправных) - "1", Информа -цяя с прямых выходов регистров 6 и 8постуг ает на входы элементов И 12, ас регистров 7,9 - на входы элементовИ 13. На выходы элементов И 12,13пройдет информация толЬКО с исправньп 1разрядов регистров 6979 Я неисправные ра зряды будут за бл окир ова ны сигналом "О" с выходов регистров 8,9.Скорректированная информация, пройдячерез элементы ИЛИ 20, поступает навходы элементов И 26. Сигнал с выхода,элемента 80 задержки разрешает выдачу скорректированной информации навыходы 24 устройства ч одновременно,пройдя через элемент Ю 1 И 58, установит триггер 47 в "О", подготавливаяустройство к следующему обращению,На этом цикл чтения и коррекции информации заканчивается,г 1 О 16 20 25 ЗО 35 -40 45 ЬО Формула изобр ет ения Запоминающее устройство с коррек-. цией ошибок 9 содержащее блок памяти, регистр адреса, входной и выходной регистры 9 блОкОнтроля 9 триггер блок упр Я вл ения причем и нф Ор МЯЦИ Он ные входы блока пЯмяти подключены к выходям входного регистря инщормяционные входы первой группы которого являются информационными входами устройства, адресные входи, кроме старшего, блока памяти соединены с выходами регистра адр еса 9 входы которого являются адресном входами устройства, старший адресньгй вход блока памяти соединен с выходом триггера, выходы блока памяти соединены с входами выходного регистра, выходы с первогопо четвертый блока управления подключены соответственно к входам записии чтения блока памяти и входам установки в "1" и "О" триггера, выходысброса входного и выходного регистров подключены соответственно к пятому и шестому выходам блока управления,входы запуска, разрешения чтения изаписи блока управления являются соответственно входамя обращения, чтенияи записи устройства, о т л и ч а ю -щ е е с я тем, что, с целью повышения надежности устройства, в него введены с первого по четвертый буферныерегистры, с первой по четвертую группы элементов И и блок выцачи информации, выходы которого являются информационньпи выходами устройства, причем выходы выхоцного регистра подключены к информационным входам буферкыхрегистров, инверсные выходы первогои второго буферньгх регистров соединены соответственно с первыми входамиэлементов И первой и второй групп,вьжодь 1 которых подкпючены соответственно к входам второй и третьеи группвходного регистра, прямые выходы перного буферного регистра пбдключеныпоразрядно к входам первой группы блока контроля, информационным входампервой группы блока выдачи информации и первым входам элементов И третьей группы, вторые входы которыхсоединены с выходами третьего буферного регистра, прямые выходы второгобуферного регистра подключены поразрядно к входам второй группы блокаконтроля и первым входам элементов Ичетвертой группы, вторые входы и выходы которых подключены соответственно к выходам четвертого буферного регистра и информационным входам второй группы блока выдачи информации,вьгходы элементов И третьей группысоединены с информационными входамитретьей группы блока выдачи информации 9 седьмой выход блока управлениясоединен с входами разрешения приемапервого и третьего буферных регистров,восьмой выход блока управления подключен к входам разрешения приема второгои четвертого буферных регистров, девятый и десятый выходы блока управлениясоединекы соответственно с первыми вторьь:, разрешаюшими входами блока выдачиСоставитель В.РудакоТехред М,Ходанич илипенко Кел еме орр ект Редак ираж 5 аказ 5900 дписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий3035, Москва, Ж, Раушская наб., д,Производственно-полиграФическое предприятие, г, Ужг Проектная, 4 7 437 информации, одиннадцатый выход блока управления соединен с вторыми входами элементов И второй группы и входом сброса выходного регистра, двенадца 5 тый и тринадцатый выходы блока управления подключены соответственно к входу записи блока памяти и вторым входам элементов И первой группы, четырнадцать 1 й вход блока управления соеди О нен с входом установки в "1" триггера и входом сброса входного регистра, пятнадцатый и шестнадцатый входы блока управления соединены соответственно с входом чтения блока памяти и входом сброса выходного регистра, сем 926 8надцатый выход блока управления подключен к входу установки в "0" триггера и входу разрешения приема третьего буферного регистра, восемнадцатый и девятнадцатый выходы блока управления соединены соответственно с входом разрешения приема четвертого буферного регистра и вторым разрешающим входом блока выдачи информации, входы сброса буферных регистров соединены с третьим выходом блока управления, выход блока контроляГ подключ ен к входу задержки вЫ- дачи информации блока управления,