Устройство для приема относительного биимпульсного сигнала

(51) 4 Н 04 Ь 5/1 И стоты,сов, дел5 - 7 и 1гового Волк ов тельство СССР Ь 5/14, 1986,(54) УСТРОИСТЕЛЬНОГО БИИ(57) Изобреттросвязи. Целшение достовщение времен ВО ДЛМПУЛЬ ние ПРИЕМ ОГО СИ носитс ОТНОСИАПАк элек - повыи сокраинхрозобретени ност риемаия в хож ГОСУДАРСТВЕННЫИ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ А ВТОРСКОМУ СВИДЕТЕПЬСТ(56) Авторское свиФ 1327306, кл. Н 0 низм. Устр - во содержит фиксатор 1 переходов, выделитель 2 тактовой чаформирователь (Ф) 3 импульитель 4 частоты, эл-ты И7, триггеры 8-10, ф 11 пороуровня, дешифратор 12 и 16 сигнала, эл-т НЕ 13, ф 14 сигнала, регистр 15 сдвига, диод 18 и резистор 19. Для исключения случаев ложной синхронизации производится анализ периодичности появления откликов с выхода дешифратора 16 с помощью триггеров 8 и 9, Ф 11, эл-та И 17 и последовательно соединенных диода 18 и резистора 19, 2 ил.Изобретение относится к электросвязи и может быть использовано в стыковом приемном оборудовании основного цифрового Канала.Цель изобретения - повышение достоверности приема и сокращение времени вхОждения в синхронизм.На фиг,1 изображена структурная электрическая схема предложенного устройства; на фиг.2 - временная диаграмма.Устройство для приема относительйого биимпульсного сигнала содержит фиксатор 1 переходов, вьщелитель 2 15 тактовой частоты, формирователь 3 импульсов, делитель 4 частоты, первый 5 и второй 6, третий 7 элементы И, первый 8, второй 9 и третий 10 триггеры, формирователь 11 порогового 20 уровня, первый дешифратор 12 сигнала, элемент НЕ 13, формирователь 14 сигнала, регистр 15 сдвига, второй дешифратор 16 сигнала, четвертый эле. мент И 17, диод 18 и резистор 19. 25Форярователь 11 порогового уровня содержит первый 20 и второй 21 резисторы, диод 22 и конденсатор 23,Устройство работает следующим образом. 30На вход фиксатора 1 переходов поступает относительный биимпульсный сигнал (фиг,2 а), являющийся композицией трех сигналов: информационного, тактового и октетного, при пеРедаче которого исключаются тактовые переходы (отмечено стрелками на фиг.2 а). На выходе фиксатора 1 переходов вырабатываются узкие импульсы на месте всех переходов входного 40 сигнала (фиг,2 б). Выделитель 2 тактовой частоты вырабатывает гармоническое колебание, синхронное и синфазное с моментами появления переходов сигнала, причем амплитудное зна- чение этого колебания совпадает по времени с моментами поступления переходов сигнала, а частота этого колебания равна удвоенной тактовой частоте принимаемого сигнала. Формирователь 3 импульсов вырабатывает из гармонического колебания последовательность прямоугольных импульсов со скважностью 2, фронты которых совпадают с пеРеходами чеРез нуль гаРмони ческого колебания (фиг,2 в), Формирователь 14 сигнала служит для расширения коротких импульсов, получаемых на выходе фиксатора 1 переходов, Рас ширенные импульсы с выхода формиро"вателя 14 сигнала (фиг,2 г) поступают на регистр 15 сдвига, в которомпроисходит преобразование последовательного кода в параллельный, т.е.вырабатывается ряд сигналов согласнодиаграммам (фиг.2 д), В этих сигналахпобитно чередуются информационныесимволы и тактовый сигнал, представляющий собой периодическую последовательность единиц, в которой октетныйсигнал заменяет единичную посыпкуна нулевую, т.е, тактовый сигналпредставляет собой последовательностьвида 1111011110.Второй дешифратор 16 сигнала предназначен для формирования откликов,появляющихся всякий раз, как в еговходном сигнале появляется комбинация вида 11110. При этом числоячеек регистра 16 сдвига должно бытьвдвое больше длины.(числа бит) дешифрируемой комбинации, так как входыдешифратора 16 сигнала должны подключаться к выходам ячеек регистра16 сдвига только с четными (либотолько нечетными) номерами,На указанных диаграммах последовательность откликов с выхода второгодешифратора 16 сигнала представленана фиг.2 е, Моменты возникновенияэтих откликов совпадают с моментамипередачи октетного сигнала.Одновременно. с этим последовательность импульсов с выхода формирователя 3 импульсов проходит черезвторой элемент И 6 на вход делителя4 частоты, коэффициент деления которого равен удвоенному значению числабит дешифрируемой комбинации. Дляслучая дешифрации восьмибитной комбинации вида 11111110 коэффициент деления делителя 4 частоты равен 16 ипоследовательность диаграмм на еговыходах представлена на фиг,2 ж,э.Первый дешифратор 12 сигнала вьщеляет узкие импульсы (фиг,2 и), периодповторения которых совпадает с периодом следования дешифрируемой комбинации. В режиме синхронизации или по, сле обнаружения истинного синхронизирующего сигнала (дешифрируемойкомбинации) положительный фронт(фиг.2 и) расположен внутри импульсана диаграмме (фиг.2 е). При вхождении в синхронизм указанное условие не соблюдается, Процесс вхождения ц сицхроци чм иллюстрируется левой частью (фиг,2 ж - л). До появления первого отклика с выхода второго дешифратора 1 б сигнала делитель 4 частоты заторможен блокирующим напряжением с выхода третьего элемента И 7, так как в этом случае на всех трех его входах присутствует единичный уровень. При этом 10 импульсы с выхода формирователя 3 импульсов не проходят через второй элемент И 6. С появлением первого отклика с выхода второго дешифратора 16 сигнала блокирующее напряжение с выхода третьего элемента Иснимается и на вход делителя 4 частоты начинает поступать импульсная последовательность, По окончании цикла деленияя на выходе и ервог о дешифра тора 12 сигнала возникает отрицательный импульс, который, пройдя через элемент НЕ 13, вызывает появление блокирующего напряжения на выходе третьего элемента И 7, которое, однако, 25 через короткий промежуток времени (1/4 периода тактовой частоты) снимается появившимся очередным откликом с выхода второго дешифратора 16 сигнала (фиг.2 л). При этом тактовая последовательность проходит через второй элемент И 6 и делитель 4 частоты и начинается отсчет очередного цикла. Таким образом, при обнаружении синхронизирующего сигнала мо 35 менты появления импульсов с обоих дешифратор ов сигнала с о впадают.Для исключения случаев ложной синхронизации производится анализ периодичности появления откликов с 40 выхода второго дешифратора 16 сигнала с помощью первого 8 и второго 9 триггеров, блока 11 формирования порогового уровня, четвертого элемента И 17 и последовательно соединенных диода 18 и резистора 19.В начальный момент напряжение на выходе формирователя 11 порогового уровня близко к нулю, на инверсном выходе второго триггера 9 поддержи 50 вается единичный уровень, а через резистор 19, диод 18 и открытый четвертый элемент И 17 происходит разряд конденсатора 23 формирователя 11 по.рогового уровня. Постоянная времени этой разрядной цепочки мала, При поступлении первого отклика с выхода второго дешифратора 16 сигнала первый триггер 8 переводится в единич-. 4цое с остояцце (Фиг,2 м), четвертый элемент И 17 закрынаетгя, 1 ри этом конденсатор 23 формирователя 11 порогового напряжения заряжается от источника напряжения с относительно нысокоц постоянной времени (фиг,2 н), На время действия узкого импульса (фиг2 ц) напряжение на конденсаторе 23 незначительно уменьшается, а в следующем цикле ввиду неизменности состояний первого триггера 8 напряжение на конденсаторе 23 продолжает нарастать, приближаясь к гороговому уровню, и после пересечения порогогого уровня очередным импульсом с выхода первого дешифратора 12 сигнала второй триггер 9 изменяет свое состояние, при котором на прямом его выходе устанавливается единичное напряжение. С этого момента времени синхроцизм считается установленным и третий элемент И 7 блокируется низким уровнем с инверсного плеча второго триггера 9 и циклическая работа делителя 4 частоты не зависит от наличия или отсутствия откликов на выходе второго дешифратора 16 сигнала, В состоянии синхронизации четвертый элемент И 17 закрыт, конденсатор 23 заряжен до напряжений питания и разряд конденсатора 23 возможен только через открытый первый триггер 8, к выходу которого подключена цепочка, составленная из диода и резистора формирователя 11 порогового уровня. Постоянная времени этой цепочки выбирается таким образом, чтобы изменение напряжения на конденсаторе 23 от напряжения источника питания до порогового уровня происходило после пропадания нескольких синхронизирующих откликон (практически 2-5) с выхода второго дешифратора 16 сигнала.После устанонления сицхронизма открывается первый элемент И 5 и на синхронизирующий выход устройства начинает поступать октетцый (синхронизирующий) сигнал, а с входа установки третьего триггера 10 снимается блокирующее напряжение и ца его выходе появляется информанонцая составляющая (фиг,2 р), Для изменения задержки информационной составляющей по отношению к позиции октетцого сигнала в пределах всего цикла к информационному входу третьего триггера 10 достаточно подключить сигнал ссоотлетствующего выхода рот истра 15сдвига,Формула изобретенияУстройство для приема относительного биимпульсного сигнала, содержащее фиксатор переходов, выход которого через выделитель тактовой частоты соединены с входом формироватсля импульсов, первый триггер, выход которого соединен с входом формирователя порогового уровня, выходкоторого соединен с первым входомвторого триггера, единичный выход ко - тор ог о и одключ ен к и ер вому вх оду первого элемента И, второй и третий элементы И, делитель частоты, первый выход которого соединен с первым входом третьего триггера, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности приема и сокращения времени вхождения в синхронизм, введены четвертый элемент И, диод, резистор, первый и второй дешифраторы сигнала, регистр , сдвига, формирователь сигнала и элемент НЕ, выход которого соединен с первым входом третьего элемента И, с вторым входом первого элемента И и с первым входом четвертого элемента И, выход которого подключен к катОЛу диода, анод которого через регя 1зистор подключен к первому акопу вто -рого триггера, второй вход которого подключен к первому входу первого 5триггера, к входу элемента НЕ и квыходу первого дешифратора сигнала,первый и второй входы которого подключены соответственно к первому ивторому выходам делителя частоты, 1 О вход которого. подключен к выхолу второго элемента И, первый вход которого соединен с выходом формирователя импульсов, с первым входом формирователя сигнала и с первым входом 15 регистра сдвига, первый выход которого соединен с первым входом второго дешифратора сигнала и с вторымвходом третьего триггера, третий вход,которого подключен к инверсному вы ходу второго триггера, к второмувходу четвертого элемента И и к второму входу третьего элемента И,третий вход которого подключен к второму входу первого триггера и к выхо ду второго дешифратора сигнала, второй вход которого подключен к второму выходу регистра сдвига, второйвход которого подключен к выходу формирователя сигнала, второй вход ко- ЗО торого соединен с выходом фиксатора переходов, выход третьего элемента И подключен к второму входу второго элемента И.