Аналого-цифровой преобразователь

(57) Изобретени измерительной и ке и может бытьформационно-изм Целью изобретен точности преобрцифровой преобр назначен для пр ных и быстропро ких сигналов в малую погрешнос е СУДАРСТВЕННЫЙ НОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ОПИСАНИЕ И АВТОРСКОМУ СВИДЕ Бюл. У 24ев, Ю, П. Прозоров,О. Ф. Павленков8. 8)видетельство СССР03 М 1/46, 1982.детельство СССР03 М 1/46, 1980.ФРОВОЙ ПРЕОБРАЗОВАвычислительнои техни использовано в инерительных системах. ия является повышение азования. Аналогоазователь (АЦП) предеобраэования импульстекающих электричесцифровой код и имеет ть в широком температурном диапазоне. Входной сигнал,поступающий через переключатель 1,предварительно запоминается в аналоговых запоминающих устройствах (АЗУ)3 и 4, В процессе преобразования напряжение входного сигнала постояннохранится в АЗУ 4. С этим напряжениемсравнивается эталонное напряжение,которое поступает в АЗУ 3 через входной переключатель 1 с выхода цифроаналогового преобразователя 6. Разность напряжений запоминается в АЗУ 3и 4, усиливается дифференциальнымиусилителями 5 и 11 и поступает наблок 12 сравнения. Предлагаемаяструктура АЦП допускает большой разброс параметров основных АЗУ 3 и 4и дополнительных АЗУ 9 и 10, которыекомпенсируются в процессе измерения,Режим и последовательность работыАЦП и его составных частей определя"ется блоком 13 управления. 1 з,п.ф-лы, 2 ил.Изобретение относится к электро, измерительной и вычислительной технике и может быть использовано для пре"образования мгновенных значений быстроизменяющихся сигналов в цифровойкодЦель изобретения - повышение точности преобразования,На фиг, 1 представлена структурная схема устройства; на фиг, 2 -пример реализации блока управления.Устройство содержит входной переключатель 1, усилитель 2 мощности,первый и второй аналоговые запоминающие блоки 3 и 4 соответственно, первый дифференциальный усилитель 5,цифроаналоговый преобразователь 6,первый и второй сумматоры 7 и 8 соответственно, третий и четвертыйаналоговые запоминающие блоки 9 и 10соответственно, второй дифференциальный усилитель 11, блок 12 сравнения и блок 13 управления,Блок 13 управления (фиг, 2) содержит генератор 14 импульсов, триггеры 15 и 16, элементы 17 и 18 задержки, ждущий мультивибратор 19,элемент И 20, элементы И-НЕ 21 и 22,регистр 23 и формирователь 24, Блок13 управления имеет выходы 25 - 28и вход 29, Управляющий вход входного переключателя 1 и управляющиевходы третьего 9 и четвертого 10аналоговых запоминающих блоков соединены с выходом 25 блока 13 управления.Управляющие входы первого 3 ивторого 4 аналоговых запоминающихблоков соединены соответственно свыходами 26 и 27 блока 13 управления.Выход 28 блока 13 управления соединен с входом цифроаналогового преобразователя 6 и одновременно являетсявыходом устройства. Вход 29 блока 13управления соединен с выходом блока12 сравнения. Генератор 14 импульсовтактирует работу устройства и по сигналу "Пуск", поступающему на вход"С" триггера 15, обеспечивает формирование управляющих импульсов навыходах блока 13 управления,Последовательное включение ступеней напряжения уравновешивания, формируемое цифроаналоговым преобразователем 6, происходит с тактовой частотой генератора 14 до момента уравновешивания во всех разрядах, т,е, до появления на выходе "С, регист 30 35 40 45 блоков 3 и 4 в режим хранения. 50 55 10 15 20 25 ра 23 сигнала завершения преобразования,Блок 13 управления работает следующим образом,При включении питания на выходеформирователя 24 появляется импульссброса (формирователь 24 построентаким образом, что импульс на еговыходе появляется как в момент включения питания АЦП, так и при поступ"ленин на его вход сигнала завершения преобразования с выхода "С,"регистра 23), Импульс с выхода формирователя 24 устанавливает в нулевое состояние триггеры 15 и 16 и запускает ждущий мультивибратор 19,Выходной сигнал ждущего мультивибратора 19 является командой назапуск аналого-цифрового преобразователя и поступает на вход "С" триггера 15. Триггер 16 сигналом "1" синверсного выхода переводит входнойпереключатель 1 в верхнее по схемеположение (фиг. 1), а третий 9 и четвертый 10 аналоговые запоминающиеблоки - в режим выборки,Сигналом "0" с прямого выхода триггера 16 запрещается работа регистра 23. Сигналом "0" с прямого выхода триггера 15 через элемент И-НЕ 22 Формируется сигнал "1" перевода первого аналогового запоминающего блока 3 в режим выборки (выход 26 блока 13 управления). Сигналом "1" с инверсного выхода триггера 15 через элемент 17 задержки анало- говый запоминающий блок 4 также переводится в режим выборки (выход 27 блока 13 управления), При переводе триггера 15 в единичное состояние на выходах 26 и 27 блока 3 управления формируются нулевые сигналы перевода аналоговых запоминающих Тактовые импульсы с генератора 14 импульсов через элемент И 20 поступают на вход элемента 18 задержки, Время задержки элемента 18 задержки определяет время выборки третьего 9 и четвертого 1 О аналоговых запоминающих блоков, Триггер 16 переходит в единичное состояние, При этом на выходе 25 формируется нулевой сигнал перевода аналоговых запо" минающих блоков в режим хранения и переключение входного переключателя 1 в нижнее по схеме положение (фиг, 1), 13209Сигнал "1" с прямого выхода триггера 16 разрешает работу регистра23, а также прохождение импульсов отгенератора 14 через элемент И-НЕ 21.Первый сигнал "1", поступающий навход "С" регистра 23, обеспечиваетвключение старшего разряда цифроаналогового преобразователя 6. Одновременно на выходе элемента И-НЕ 22 появляется сигнал "1" перевода первого 10аналогового запоминающего блока 3 врежим выборки.Перевод первого аналогового запо"минающего блока 3 в режим храненияпроисходит в момент окончания первой 15половины такта генератора 14 импульсов (по заднему фронту тактового импульса). Во вторую половину тактагенератора 14 импульсов происходитопределение знака разности выходных 20сигналов аналоговых запоминающих блоков 3 и 4 с помощью усилителей 5 и 11и блока 12 сравнения (фиг. 1). Выходной сигнал блока 12 сравнения поступает на вход Ъ" регистра 23 (вход 2925блока 13 управления),В конце первого такта генератора14 импульсов в регистре 23 запоминается цифра старшего разряда выходногокода и включается следующий разряд 30цифроаналогового преобразователя 6.По окончании оценки всех разрядоввыходного кода на выходе "С " регистра 23 появляется сигнал завершенияпреобразования, который поступает на 35вход формирователя 24. Через время,определяемое временем сбрасыванияждущего мультивибратора 19, циклпреобразования повторяется,В качестве регистра 23 могут использоваться серийно выпускаемые интегральные микросхемы К 155 ИР 17 или56 ИР 13, которые являются 12-ти разрядными регистрами последовательногоприближения. 45Устройство работает следующим образом.В начале цикла преобразования по команде с блока 13 управления (выход 25) входной переключатель 1 подает на входы первого 3 и второго 4 аналоговых запоминающих блоков через усилитель 2 мощности входное изменяющееся напряжение. Также по команде с блока 13 управления (выходы 26 и 27) аналоговые запоминающие блоки 3 и 4 устанавливаются в режим выборки. После окончания в них переходных про 01 4цессов, аналоговые запоминающие блоки 3 и 4 переводятся по команде с блока 13 управления в режим хранения.Таким образом, в аналоговых запоминающих блоках 3 и 4 первоначально запоминается мгновенное значение входного сигнала. Аналоговые запоминающие блоки 3 и 4 могут иметь большую статическую погрешность, но должны иметь, по возможности, близкие характеристики, чтобы разность напряжений на их выходах была минималь" ной, Эта разность напряжений подается на входы первого дифференциального усилителя 5 и усиливается им.Выходные сигналы с выходом первого дифференциального усилителя 5 через сумматоры 7 и 8 подаются на входы второго дифференциального усилителя 11, В этот момент третий 9 и четвертый 1 О аналоговые запоминающие блоки работают в режиме выборки. При этом длительность их времен выборки определяется параметрами элемента 18 задержки в блоке 13 управления.Второй дифференциальный усилитель 11 имеет достаточно большой коэффициент усиления( несколько сотен или тысяч). При работе аналоговых запоминающих блоков 9 и 10 в режиме выборки второй дифференциальный усилитель 11 оказывается схваченным 1007-ной отрицательной обратной связью через сумматоры 7 и 8 и аналоговые запоми нающие блоки 9 и 10. При этом разность напряжений на входах второго дифференциального усилителя 11 становится близкой к нулю за счет большого коэффициента усиления.После окончания переходных процессов в цепи обратной связи второго дифференциального усилителя 11 по сигналу с блока 13 управления (выход 25) третий 9 и четвертый 10 аналоговые запоминающие блоки переводятся в режим хранения и остаются в этом состоянии, как и второй запоминающий блок 4, до окончания цикла преобразования. Одновременно с переводом в режим хранения аналоговых запоминающих блоков 9 и 10 входной переключатель 1 подключает к входу первого аналогового запоминающего блока 3 через усилитель 2 мощности выход цифроаналогового преобразователя 6. По команде с блока 13 управления (выходФормула 28) вводится старшая ступень эталон"ного напряжения цифроаналогового преобразователя 6, равная половине диапазона входных сигналов аналого-цифрового преобразователя. Первый аналоговый запоминающий блок 3 сигналомс выхода 26 блока 13 управления переводится в режим выборки,После окончания переходных процессов в цифроаналоговом преобразователе 6 и в первом аналоговом запоминающем блоке 3, последний переводится в режим хранения. Разностьрезультата запоминания старшей ступени напряжения в первом аналоговомзапоминающем блоке 3 и результатазапоминания входного сигнала во вто"ром аналоговом запоминающем блоке 4усиливается первым и вторым дифференциальными усилителями 5 и 11 соответственно и подается на вход блока 12сравнения, При этом третий и четвертый аналоговые запоминающие блоки 9и 10 находятся в режиме хранения,Цепь отрицательной обратной связивторого дифференциального усилителя11 разомкнута и обеспечивает большойкоэффициент усиления второго дифференциального усилителя 11. Результатсравнения определяет двоичную циФру 30старшего разряда входного сигнала,Все последующие разряды оцениваютсяаналогичным образом.В процессе преобразования эталонное напряжение подбирается таким 35образом, чтобы разность результатовзапоминания эталонного напряжения впервом аналоговом запоминающем блоке 3 и напряжения входного сигналаво втором аналоговом запоминающем 40блоке 4 стала с точностью до ступениквантования равной разности результатов запоминания входного сигнала впервом 3 и втором 4 аналоговых запоминающих блоках, Очевидно, что в 45этом случае эталонное напряжение вконце цикла преобразования равнозначению входного сигнала в моментего запоминания, а выходной код,поступающий с выхода 28 блока 13 управления, соответствует мгновенномузначению входного сигнала,изобретения 1. Аналого-цифровой преобразователь, содержащий первый и второй аналоговые запоминающие блоки, цифроаналоговый преобразователь, блок управления, блок сравнениявходнойпереключатель, первый информационныйвход которого соединен с входнойшиной, второй информационный входчерез цифроаналоговый преобразователь подключен к первому выходу блока управления, вход которого соединен с выходом блока сравнения, третий и четвертый выходы блока управления соединены с управляющими входами первого и второго аналоговых запоминающих блоков соответственно,о т л и ч а ю щ и й с я тем, что,с целью повьппения точности преобразования, в него введены усилитель мощности, первый и второй дифференциальные усилители, первый и второй сумматоры, третий и четвертый аналоговые запоминающие блоки, управляющиевходы которых соединены с вторым выходом блока управления, выход входного переключателя через усилительмощности подключен к информационнымвходам первого и второго аналоговыхзапоминающих блоков, выходы которыхсоединены с соответствующими входамипервого дифференциального усилителя,выходы которого подключены к первымвходам первого и второго сумматоровсоответственно, вторые входы которыхсоединены с выходами соответственнотретьего и четвертого аналоговых запоминающих блоков, а выходы черезвторой дифференциальный усилительподключены к соответствующим входамблока сравнения и информационным входам третьего и четвертого аналоговыхзапоминающих блоков, а первый выходблока управления является выходнойшиной,2, Преобразователь по п. 1, о т -л и ч а ю щ и й с я тем, что блокуправления выполнен на генераторе импульсов, двух триггерах, двух элементах задержки, ждущем мультивибраторе, элементах И, И-НЕ, регистреи Формирователе вход которого соединен с выходом регистра "Конец преобразования", который является первым выходом блока, выход формирователя подключен к входам сброса двухтриггеров непосредственно и черезждущий мультивибратор - к синхрониэирующему входу первого триггера,инверсный выход которого через первый элемент задержки соединен с четвертым выходом блока, прямой выходподключен к первым входам элемента Иаказ 2667/56 Тираж ВНИИПИ Государствен по делам изобрет 113035, Москва, Ж, но та СССРытийаб., д. 4/5 го коми нии и о Раушска оизводственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 7 13209 и первого элемента И-НЕ соответственно, второй вход элемента И объединен с первым входом второго элемента И-НЕ и подключен к выходу генератора импульсов, а выход элемента И соединен с синхронизирующим входом регистра непосредственно и через второй элемент задержки подклю, чен к синхронизирующему входу второго триггера, инверсный выход которо го является вторым выходом блока, а прямой выход подключен к второму входу второго элемента И-НЕ и стартовому входу регистра, вход разрешениякоторого соединен с общей шиной, аинформационный вход является входомблока, при этом выход второго элемента И-НЕ соединен с вторым входомпервого элемента И-НЕ, выход которого является третьим выходом блока, аинформационные входы триггеров соединены с шиной установки в "1".