Цифровой частотный демодулятор

(191 (11 ц 114 Н 03 Р 13 0 ИСАНИЕ ИЗОБРЕТЕНИЯ 113 .,1,1 - "11 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУСВИДЕТЕЛЬСТ(56) Авторское свидетельство СССР У 881973, кл. Н 03 Э 13/00, 1979.Авторское свидетельство СССР 9 1159151, кл. Н 03 0 13/00, 1983. (54) ЦИФРОВОЙ ЧАСТОТНЫЙ ДЕМОДУЛЯТОР (57) Изобретение относится к радиотехнике и может использоваться в устр-вах частотной и Фазовой автоподстройки. Цель изобретения - повьппение быстродействия. Цифровой частотный демодулятор содержит ш-фазный перестраиваемый генератор 1, ш фазовых детекторов 2, блок 3 выбора макс. сигнала, четырехразрядный блок 4 оперативной памяти, различитель 5 фазыи блок 6 тактовой синхронизации,Генератор 1 состоит из задающего генератора 7, и-разрядного регистра 8сдвига, и-входового элемента И-НЕ 9,инверторов 10, 11, 14-17, элементов И-НЕ 12, 13 и ш-отводной линиизадержки 18, Блок 3 состоит из ш/2 входовых сумматоров 19, 20 и сумматора 21. Различитель 5 фазы содержитинверторы 22-25. Р-триггер 26, формирователи 27, 28 импульсов знака разности, элементы ИЛИ 29, И 30 и четырехразрядный цифровой компаратор 31.Блок 6 состоит из установочного триггера 32, 1 К-триггера 33 и элементаИ 34, 2 ил, 1298845(2) и Т, = (и+1) Т,55 Изобретение относится к радиотехнике и может использоваться в устройствах частотной и фазовой автоподстройки.Цель изобретения - повышение быст-,родействияНа Фиг,1 представлена электрическая функциональная схема цифровогочастотного демодулятора, на Фиг.2график изменения фаз ш-Фазного перестраиваемого генератора и входногосигнала.Цифровой частотный демодулятор содержит ш-фазный перестраиваемый генератор 1, ш-фазовых детекторов 21,22 щ, блок 3 выбора максимального сигнала, четырехразрядный блок4 оперативной памяти, различитель5 Фазы, блок б тактовой синхронизации. Генератор 1 содержит задающийгенератор 7, и-разрядный регистр 8сдвига, и-входовый элемент И-НЕ 9,инверторы 10 и 11, первый 12, второй 13 элементы И-НЕ, третий 14,четвертый 15, пятый 16 и шестой 17 инверторы,ш-отводную линию 18 задержки.Блок 3 выбора максимального сигнала содержит первый 19 и второй 20ш/2-входовые сумматоры и третий сумматор 21.Различитель 5 фазы содержит четыре инвертора 22-25, Р-триггер 26,первый 27 и второй 28 Формирователи импульсов знака разности, элемент ИЛИ29, элемент И 30, четырехраэрядныйцифровой компаратор 31,Блок 6 тактовой синхронизации содержит установочный триггер 32, ТКтриггер 33, элемент И Зч.Цифровой частотный демодулятор работает следующим образом.Период частоты задающего генератора 7 выбирается из следующего соотношения: где Т - период частоты задающегойгенератора 7;и - любое целое число;Т- период номинальной частоты, с которой сравнивается частота входного сигнала.График изменения фазы задающего генератора 7 при и 5 представлен на фиг.2.Прямыми АВ, А,В, показаны прямые изменения фазы задающего генера 15 20 25 ЗО 35 40 45 50 тора 7 по отношению к фазе Г, , точками А -А , А -А и т.д. показано по((ложение переднего фронта задающего генератора 7.Как видно из Формулы (1), через и периодов задающего генератора 7 фазы частоты Ги частоты задающего генератора 7 сравняются, т,е,(Таким образом, точки А , А9 Ф 1 Ф АА( (фиг,2) находятся на одной прямой и представляют собой одну реализацию номинальной частоты, точки А А А,з - вторая реализация номинальной частоты. Таким образом при п=5 получаем пять реализаций номинальной частоты (фиг.2).Одна из реализаций частоты подается на вход ш-отводной линии 18 задержки, с отводов которой получают с меньшим сдвигом Фазы реализации (1-8, фиг.2) по числу отводов ш-отводной линии 18 задержки. Первоначальная за дача заключается в нахождении ближайшей реализации номинальной частоты такой, чтобы график изменения фазы входного сигнала (СР, фиг.2) пересекал реализации частоты (1-8, фиг.2). Для этого первый импульс с ш-фазного перестраиваемого генерато-. ра 1 (инвертор 1 ч) подается на вход ш-отводной линии 18 задержки, сигналы с отводов ш-отводной линии 18 задержки используются в качестве синхронизирующих, по которым идет за-, пись входного сигнала в фазовые детекторы 2( -2 , Если реализация сигнала Гс отводов ш-отводной линии 18 задержки не "пересекает" передний фронт входного сигнала, то во все фазовые детекторы 2, -2 п, будут записаны либо нули, либо единицы. На выходах блока 3 Я -8 в том и другом случаях будут нули, так как число 16 що =10000, а старший разряд не используется. На элементе И 30 происходит совпадение четырех высоких уровней с инверторов 22-25 так, что второй сдвинутый сигнал с ш-фазного перестраиваемого генератора 1 проходит через элемент И 30 и устанавливает в единицу установочный триггер 32. При этом на формирователь 27 поступает сигнал с единичного выхода установочного триггера 32 и единичный сигнал с выхода Р-триггера 26. В пер 3 12988 воначальный момент времени состояние Р-триггера 26 неопределенно. Предположим, что он находится в состоянии единицы, тогда на Формирователе 27 происходит совпадение и сигнал с вы 5 хода поступает в качестве сигнала управления на ш-фазный перестраиваемый генератор 1, в котором инвертор 11 и элемент И-НЕ 13 подключают в и-разрядном регистре 8 сдвига один триг гер. При отсутствии сигналов управле.ния коэффициент деления ш-фазного перестраиваемого генератора 1 равен и (Формула 1). В даном случае (при поступлении сигнала управления на цепоч ку инвертор 11 - элемент И-НЕ 13) коэффициент деления увеличивается и равен и+1, при поступлении сигнала управления на цепочку инвертор 10 элемент И-НЕ 12 коэффициент деления 20 уменьшается (так как отключает в и- разрядном регистре 8 сдвига последний триггер) и равен и.Первый импульс следующего цикла работы ш-фазного перестраиваемого 25 генератора 1 устанавливает установочный триггер 32 в нуль, тем самым снимает сигнал управления с ш-фазного перестраиваемого генератора 1 и восстанавливает коэффициент деления,равО ный и, но к этому моменту уже происходит сдвиг Фазы работы ш-фазного перестраиваемого генератора 1 и теперь на вход ш-отводной линии 18 задержки подается следующая реализация номинальной частоты А ,А , Таким образом, находится реализация частоты, при подаче которой на ш-отводную линию 18 задержки количество единиц,записанных в фазовые детекторы 2, -2, отлично от нуля и 16, Четвертым импульсом с ш-фазного перестраиваемого генератора 1 значение четырех разрядов с блока 3 записывается в четырех- разрядный блок 4 оперативной памяти. 45В следующем цикле работы ш-фазного перестраиваемого генератора 1 четырехразрядный цифровой компаратор 31 сравнивает текущее и предыдущее значения суммы количества единиц и формирует два сигнала: текущее значение ) меньше предыдущего, текущее значениебольше предыдущего. Запись результата сравнения производится в Р-триггер 26 по третьему им пульсу с ш-фазного перестраиваемого генератора 1 через элемент И 30, на другой вход которого подается сигнал с элемента ИЛИ 29, который срабаты 45 4вает при наличии одного из двух выходных сигналов четырехразрядного цифрового компаратора 31.По третьему входу элемент И 34 раэрешается нулевым выходом установочного триггера 32, который запрещаетэлемент И 34 в последующей цикл работы ш-Фазного перестраиваемого генератора 1 после изменения его фазы сигналом управления с формирователем 27, т.е, когда в установочном триггере 32 записана единица, которая по третьему импульсу ш-фазного перестраиваемого генератора 1 переписывается в 1 К-триггер 33 и запрещает элемент И 34 на один цикл работы ш-фазного перестраиваемого генератораВыходы Р-триггера 26 являются выходом цифрового частотного демодулятора, кроме того, они используются в качестве обратной связи для управления изменением фазы счета ш-фазногоперестраиваемого генератора 1, В случае изменения фазы входного сигнала,как показано на фиг.2 (СР), количество единиц в фазовых детекторах 2 с каждым циклом работы ш-Фазного перестраиваемого генератора 1 уменьшается, следовательно, (А В) последующее значение меньше предыдущего и после четырехразрядного цифровогокомпаратора 31 в Р-триггер 26 записывается единица. Этот сигнал означает, что ехномЕдиничный сигнал с выхода Р-триггера 26 разрешает работу формирователя 27, выходной сигнал которого в случае срабатывания установочного триггера увеличивает коэффициент де-, ления ш-фазного перестраиваемого генератора 1 на единицу и (фиг.2) при выходе фазы входного сигнала из зоныреализации номинальной частоты (Аэ А,А, ) происходит переключение эна вход ш-отводной линии 18 задержки реализации частоты (А А ), В4 ффф еЭ случае изменения фазы входного сигкала (РЕ, Фиг.2) количество единиц в фазовых детекторах 2 постоянно увеличивается, следовательно, после сравнения в четырехразрядном цифровом компараторе 31 (А ( В) в Р-триггер 26 записывается нуль, это означает, что й еГ . Нулевой сигнал с выхода Р-триггера 26 разрешает работу формирователя 28, сигнал с которого уменьшает коэффициент деления ш-фазного перестраиваемого генератора 1 на единицу, и вызывает переход с реа98845 35 40 5 12 лизации А, А. ,А на реализацию А , А . А , когда Фаза входного сигнала выходит из мелких реализаций4 4 4 номинальной частоты А ,АА, и фазовые детекторы 2 заполняются единицами. Формула изобретения Цифровой частотный демодулятор, содержащий ш-Фазный перестраиваемый генератор, ш фазовых детекторов,первыевходы которых объединены и являются входом цифрового частотного демодулятора, последовательно соединенные блок выбора максимального сигнала, каждый из ш входов которого подключен к выходу соответствующего фазового детектора, четырехразрядный блок оперативной памяти и различитель Фазы, содержащий элемент И, элемент ИЛИ и первый и второй формирователи импульсов знака разности, первые входы которых объединены и являются входом импульсов тактовой синхронизации, а выходы являются первым и вторым выходами различителя Фазы и соединены с первым и вторым входами управления ш-фазного перестраиваемого генератора, каждый из ш-Фазных выходов которого соединен с вторыми входами соответствующих фазовых детекторов, а также блок тактовой синхронизации, первый вход которого соединен с первым дополнительным выходом ш-фазного перестраиваемого генератора, первый выход блока тактовой синхронизации соединен с входом импульсов тактовой синхронизации различителя фазы, а второй выход соединен с первым входом управления различителя Фазы,при этом выходы блока выбора максимального сигнала соединены с соответствующими дополнительными информационными входами различителя фазы, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, ш-фазный перестраиваемый генератор содержит задающий генератор, и-разрядный регистр сдвига, вход синхронизации которого соединен с выходом задающего генератора,п-входовый элемент И-НЕ, ивходов которого соединены с ивыходами младших разрядов п-разрядного регистра сдвига, а выход соединен с информационным входом и-разрядного регистра сдвига, (и)-й и и-й выходы которо 5 10 15 20 25 30 го через инверторы соединены с первыми входами первого и второго элементов И"НЕ соответственно, выходыкоторых соединены с (п)-м и и-м входами и-входового элемента И-НЕ,третий, четвертый, пятый и шестой инверторы, входы которых соединены спервым, вторым, третьим и четвертымвыходами и-разрядного регистра сдвига, а также ш-отводную линию задержки, вход которой соединен с выходомтретьего инвертора, ш отводов ш-отводной линии задержки являются Фазными выходами ш-Фазного перестраиваемого генератора, а выходы третьего,четвертого, пятого и шестого инверторов являются соответственно первым,вторым, третьим и четвертым дополнительными выходами ш-Фазного перестраиваемого генератора, причем различитель фазы дополнительно содержит че"тырехразрядный цифровой компаратор,.четыре инвертора и П-триггер, прямойи инверсный выходы которого соединены соответственно с вторыми входамипервого и второго формирователей импульсов знака разности и являются выходами цифрового частотного демодулятора, вход синхронизации 0-триггераявляется первым входом управленияразличителя фазы, а 0-вход соединенс выходом "Больше" четырехразрядногоцифрового компаратора и первым входом элемента ИЛИ, второй вход которого соединен с выходом "Меньше" четырехразрядного цифрового компаратора,а выход элемента ИЛИ является первымдополнительным выходом различителяфазы, входы первого сравниваемогочисла четырехразрядного цифровогокомпаратора являются основными информационными входами различителя фазы,каждый из входов второго сравниваемого числа четырехразрядного цифрового компаратора соединен с входом одного из четырех соответствующих инвер 1торов, выходы которых соединены с соответствующими входами элемента И,пятый вход которого является вторымвходом управления различителя фазы, а выход элемента И является вторым дополнительным выходом различителя фазы, входы второго сравниваемогочисла четырехразрядного цифрового компаратора являются дополнительнымиинформационными входами различителяфазы, блок выбора максимального сигнала содержит первый и второй ш/2ф 2 ф 13 Составитель И, ГрабилинТехред Н.Глущенко Коррек дактор В, Петр екм Тираж 902 Подписно ВНИИПИ Государственного комитета ССС по делам изобретений и открытий 13035, Москва, Ж, Раушская наб., дЗаказ 895/5 Ь Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,7 12988 ц 5 8 входовые сумматоры, входы которых яв- вой синхронизации, третий вход элелявтся входами блока выбора макси- мента И является третьим входом блокач мального сигнала, и третий сумматор, тактовой синхронизации, прямои выход выходы которого .являются выходами установочного триггера и выход элеблока выбора максимального сигнала,а 5 мента И являются соответственно перч входы первого и второго сравниваемых вым и вторым выходами блока тактовоин чисел третьего сумматора соединены синхронизации, при этом второи,тресоответственно с выходами первого и тий и четвертый дополнительные выходывторого ш(2-входовых сумматоров, блок щ-фазного перестраиваемого генератактовой синхронизации содержит ус- щ тора соединены соответственно с втотановочный триггер, входы сброса и рым входом управления различителя фаустановки которого являются соответ- эы, входом синхронизации блока такственно первым и вторым входами блока товой синхронизации и входом управлетактовой синхронизации, 1 К-триггер, ния записью четырехразрядного блока1- и К-входы которого соединены со оперативной памяти, второй и третийответственно с прямым и инверсным вы- входы блока тактовой синхронизацииходами установочного триггера, и соединены соответственно с вторым доэлемент И, первый вход которого сое- полнительным выходом и первым дополдининеи с инверсным выходом И.-тригге- нительными выходами различителя фазы,Р ва второй вход соединен с входом щ 0 а выход блока тактовой синхронизациисинхронизации ТК-триггера и являет- соединен с первым входом управленияся входом синхронизации блока такто- различителя фазы.