Запоминающее устройство с сохранением информации при отключении питания

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ УБЛИ 1 С 2 0 нот т ик ССС 198 81,СОХРА ИИ ПИ област жет быть апоминаюОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ОПИСАНИЕ ИЗО К АВТОРСКОМУ СВИДЕТЕЛ(7 1) Минский конструкторскологический экспериментальныйтут автомобильной промьппленн(54) ЗАПОМИНАКМЦЕЕ УСТРОЙСТВОНЕКИЕМ ИНФОРМАЦИИ ПРИ ОТКЛЮЧЕТАНИЯ(57) Изобретение относится квычислительной техники и моиспользовано пои создании з 801259 РЕТЕНИЙТВУ"х:щ. щих устройств. Изобретение позволяетисключить разрушение информации взапоминающем устройстве (ЗУ) как приотключении питания, так и при кратковременном его пропадании, (импульснаяпомеха). Сигнал блокировки вырабатывается триггером и через элемент задержки коммутирует переключатель,который блокирует подачу сигнала выборки кристалла в ЗУ. Питание триггера осуществляется от резервногоисточника питания, что обеспечиваетнадежное сраба 1 ывание блокировки.Сигнал блокировки анализируется вблоке управления и блокирует сигналыуправления ЗУ. Разблокировка триггера осуществляется внешним сигналомпо программе или вручную. 4 ил.Изобретение относится к вычислительной технике,Целью изобретения является повышение,надежности устройства.На фиг. 1 приведена функциональная схема запоминающего устройства;,на Фиг, 2 - функциональна схема блока управления; на фиг. 3 - временнаядиаграмма записи информации;на Фиг 4 временная диаграмма чтения информации аУстройство содержит накопитель 1,элемент 2 развязки, переключатель 3,элемент 4 задержки, блок 5 управления, триггер 6, ограничительный элемент 7 резервный источник 8 питанияи выход 9 основного источника питания.Блок 5 управления (Фиг, 2) содержит выходные вентили 10, регистр 11данных, регистр 12 адреса, процессор13, схемы 14-19 совпадения, схемыИЛИ 20 и 21, формирователь 22 импульсов, элемент 23 задержки и инвертор 24. Формирователь импульсон22 построен на микросхеме К 155 АГЗ.Двунаправленный 16-ти разрядный канал 25 данных адреса (КДА) соединяет между собой процессор 13, выходные вентили 10, регистр 11 данныхи регистр 12 адреса,Устройство работает следующимобразом,При номинальном напряжении навыходе 9 основного источника пита.- ния, которое превьппает уровень сранбатынания триггера 6, ранныи снижению питания на 10-157 и устанавливаемый с помощью ограничительного элемента 7, с выхода триггера бна вход блока 5 управления поступает команда "Разрешение обращения"(например, логическая 1 ).Одновременно сигнал с выходатриггера 6 через элемент 4 задержкиуправляет переключателем 3, с помофщью которого сигнал О поступаес блока 5 управления на вход выборки кристалла накопителя 1. При этомпроисходит чтение (запись информации, поступившей на информационныйвход-выход накопителя по адресу,определяемому информацией поступиншей на его адресный вход).При снижении напряжения на выходе9 основного источника питания нижеуровня срабатывания триггера 6 последний Формирует сигнал "О", который поступая на блок 5 управления, блокирует сигналы управления памятью,обращения к памяти и управления адресами,вырабатываемые этим блоком.5 В то же время этот сигнал блокировки через элемент 4 задержки удер- живает н выключенном состоянии переключатель 3, который коммутирует навход выборки кристалла накопителя 1сигнал высокого уровня "1" с выходарезервного источника 8 питания. Накопитель 1 находится в режиме минимального потребления тока в цепи питания, и обращение к нему заблокировано,Если после срабатывания триггера6 на управляющую шину поступает команда записи, то сигнал блокировки,поступивший на вход выборки кристал 2 С ла накопителя 1, запрещает прохождение сигнала чтения/записи на входнакопителя 1, Таким образом, достигается блокировка сигналов обращенияк ЗУ и переключения адресов и режи-мон работы ЗУ н момент последнегообращения, если оно было н моментотключения напряжения. Тем самым исключается возможчость поянления навходе накопителя 1 укороченного сигЗО нала чтения/записи,Разблокировка триггера 6 производится внешним сигналом по программеили вручную с пульта подачей сигнала на второй вход триггера 6 (не поЗЗ казано),За счет того, что питание триггера аналогично питанию накопителя,а сигнал блокировки с ныхода триггера, поступая на переключатель с за 40 держкой, равной циклу обращения,коммутирует его таким образом, чтона вход выборки кристалла накопителя поступает сигнал высокого уровняс выхода резервного источника пита"45 ния и запрещает обращение к накопителю до тех пор, пока триггер не будет заблокирован внешним сигналом,удаеся повысить надежность устройства и снизить аппаратные затраты.о Блок 5 управления Формирует управляющие сигналы в циклах записии чтения следующим образом,Цикл записи информации в накопитель 1 фиг,1)у Временная диаграмма цикла записиприведена на Фиг, 3, Первоначальнопо команде "Выдача адреса" (ВА) процессором 13 Формируется сигнал ВА,12593 1 О сопровождаемый сигналом сопровождение выдачи (СВ) (фиг, 2). При поступлении этих сигналов и отсутствии сигнала блокировки на выходе схемы 14 совпадения формируется сигнал записи в регистр 12 адреса.Происходит перезапись адресной информации из внутреннего регистра процессора 13 в регистр 12 адреса, Если сработала блокировка, то она запрещает запись нового адреса в регистр 12 адреса, т.е. поступление новдй адресной информации в накопитель 1. 15Сразу после сформирования сигналазаписи адреса на выходе инвертора 24формируется сигнал СП (синхронизацияприема) о том, что адрес принят.Процессор 13, получив сигнал СП, 20снимает свой сигнал СВ. После этогопроцессор 13 по команде "Запись"(ЗП) формирует сигнал ЗП, которыйразрешает запись в регистр 11 данных, и информацию в канале 25 КДА,которую необходимо записать. Информация сопровождается сигналом СВ.При совпадении сигналов ЗП и СВ формирователь 22 импульсов формируетимпульс с длительностью, большей 30или равной времени обращения к накопителю 1. Это необходимо для того,очтобы сформировать сигнал СП послегарантированной записи информации внакопитель 1. Схема ИЛИ 21 формируетсигнал, разрешающий запись из регистра 11 данных в накопитель 1, СигналСП по записи формируется схемой 19совпадения и поступает на вывод СПпроцессора 13. При получении сигнала СП процессор 13 снимает сигналыСВ и ЗП, Цикл записи окончен,Цикл чтения информации из памяти.Выдача адреса и запись адресной информации в регистр 12 адреса происходит аналогично с циклом записи информации. После того, как адресная информация записана в регистр 12 ад реса, процессор 13 на выводе ЧТ формирует сигнал "Чтение", который разблокирует выходные вентили 10, Сигнал ЧТ через схему ИЛИ 20 поступает на вход формирователя 22. Сигнал СВ, 55 выдаваемый процессору 13 при считывании информации формируется схемой 18 совпадения аналогично сигналу СП 42 4при записи информации. Сигнал ВК(выбор кристалла) формируется схемой ИЛИ 21 сразу же пбсле возникновения сигнала ЧТ. Задержка (Р) в формировании сигнала СВ при чтении необходима для гарантированного считывания информации из накопителя 1.Элемент 23 задержки при формированиисигналов СВ и СП компенсирует задержку в формировании импульса на формирователе 22,Блокировка запрещает формированиесигналов СП при записи информации иСВ - при ее чтении. Так как процес"ор 13 не получает этих сигналов, необходимых для асинхронного обмена,то выполнение программы останавлива-.ется и может быть возобновлено толькопри снятии блокировки.Схема ИЛИ 21 позволяет оформитьобращение к накопителю 1 в цикле записи импульсом, достаточным для гарантированного занесения информациив ЗУ, а в цикле чтения - по данномууправляющему сигналу. Зто позволяетпроизводить чтение и запись как вдинамике от процессора 13 по програм.ме, так и по командам в процессе отладки,Формула изобретения Запоминающее устройство с сохранением информации при отключении питания, содержащее накопитель, элемент развязки, переключатель, элемент задержки, триггер, резервный источник питания, выход которого подключен к первому входу накопителя, первому входу переключателя и одному из выводов элемента развязки, другой вывод которого соединен с выходом основного источника питания, выход переключателя соединен с вторым выходом накопителя, о т л и ч а ю,щ е е . с я тем, что, с целью повышения надежности в него введены блок управления и ограничительный элемент, причем выходы блока управления сое динены соответственно с третьим, четвертым, пятым входами накопителя и третьим входом переключателя, второй вход которого подключен к выходу элемента задержки, вход которого подключен к выходу триггера, один вход которого соединен с выходом резервного источника питания,1259342 Фв другой вход через ограничительный теля и триггера соединены соответст.влемент соединен с выходом основно- венно с первым и вторым входамн бло. го источника пйтакия, выходы накопи- ка управления.1259342 ДаюгФе данные Составитель О.Кулакоедактор А.Ворович Техред М.Ходанич Корректор М.Шароши аказ 5128/50 113.Проектная,4 ятие, г.ужгоро графическое и роизводственн Тираж 543 НИИПИ Государственног по делам изобретени 035, Москва, Ж, Р