Устройство для анализа распределений случайных процессов

ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЫТ(46) 30 е 07.86. Бюл. В. 28 (71) Ленинградский ордена Ленина электротехнический институт им. В.И.,Ульянова (Ленина). (72) Б.Я,Авдеев, А.П.Мадыев, А.Л.Степанов и В.В.Ященко (53) 681,3(088,8)(56) Авторское свидетельство СССР У 995097, кл. С 06 Г 15/36, 1983.Авторское свидетельство СССР У 830399, кл. С 06 Р 15/36, 1981. (54) УСТРОЙСТВО ДЛЯ АНАЛИЗА РАСПРЕДЕЛЕНИЙ СЛУЧАЙНЫХ ПРОЦЕССОВ (57) Изобретение относится к информационно-измерительной технике и может применяться для обработки раиных, полученных, в частности, с выхода адаптивных информационно-измерительных систем (АИИС). Цель изобретения - расширение класса анализируемых сигналов за счет дополнительной обработки сигналов, аппроксимированных полиномами первой степени, С этой целью в устройство для анализа распределений случайных процессов, содержащее блок памяти, комбинационный сумматор, соединенный выходом с информационным входом блока памяти, а входом - с выходом последнего, введены первый и второй регйстры, двоичный компаратор, Т- триггер, генератор калибровочнйх и генератор счетным импульсов, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И, первый и второй элементы КПИ, первый и второй элементы НЕ, элемент задержки, Е первый, второй и третйй счетчики, схема совпадения кодов. Преимущества устройства состоят в том, что создается возможность в обработке данных с выхода АИИС, аппроксимирующих сигналов полиномами как нулевой, так и первой степени. 1 ил9 12478Изобретение относится к информационно-измерительной технике и может применяться для обработки данных, полученных, в частности, с выхода адаптивных информационно-измерительных систем (АИИС).Цель изобретения - расширение класса анализируемых сигналов засчет обработки сигналов, аппроксимированнык полиномами первой степени. 10На чертеже. представлена блок-схема устройствадля анализа распределений случайнык процессов. Устройство содержит информационный вход 1, вход 2 синхронизации,первый 3 и второй 4 регистры,. (двоичный компаратор 5, Т-триггер 6, генераторы 7 и 8 соответственно калибровочных и счетчнык импульсов, элементы И 9"12, счетчики 13 и 14, элементИЛИ 15, элементы И 16, 17, счетчик18, элемент И 19, элемент ИЛИ 20,элемент 21 задержки, блок 22 памяти,комбинационный сумматор 23, схему24 сравнения кодов.Устройство работает. следующим обрзом.Для определения плотности распределения случайнык процессов измеряется время пребывания сигнала в дифФеренциальньж коридорах между значениями соседних отсчетов. Время пребывания измеряется в каждом интервале дискретизации за два последовательнык цикла - измерения длительности интервала дискретизации и его обработка, Поступивший в момент времениС, отсчет х. прерывает цикл измерения длительности интервала А с, = си запускает циклы обработкиинтервала л, и измерения длительности интервала Мдо ожидаемогоотсчета хВ цикле измерения определяетсяобщая длительность интервала дискретизации методом подсчета числа калибровочных импульсов Т = 1/Р =макс (И 1 мцс модуль максимум 1-й производной исследуемого сигнала, ь х д - ширина дифференциаль Оного коридора) соответствует д 1минимально возможному времени пребывания сигнала в ьх,.В цикле обработки в ненатуральном,ускоренном, масштабе времени восстанавливаются промежуточные значениясигнала и длительность всего интервала дискретизации распределяется по 96 ювсем дифференциальным коридорам,расположенным между значениями отсчетов х. и х, интервала дискрети 1зации д 1, Для д-го цикла обработкиФормируется пачка счетных импульсов,.число которых равно числу калибровочных в -м интервале дискретизации.Импульс АВД, сопровождающий х., через второй вход устройства поступает,в частности, на Т-вход Т-триггера 6и перебрасывает его в противоположное состояние, например в "1", Прямой выход последнего открывает элементы И 10, 11, При этом счетчик 14переводится в режим цикла измерения,так как на его суммирующий вход че-рез открывшийся элемент И 11 начинают проходить импульсы от генератора7 калибровочных импульсов, Счетчик13 переводится в режим цикла обработки; суммирующий вход блокируетсязакрытием элемента И 9 "0" на инверсном выходе Т-триггера 6, счетчик13 фиксирует число И = л; Р и наего вычитающий вход и одновременнона первый вход первого элементаИЛИ 15 через элемент И 11 начинаютпроходить импульсы частоты Г, с выхода генератора 8 счетных импульсов.И-й счетный импульс обнулит счетчик13 и появившийся на его инверсномвыходе переноса "0" закроет элементИ 11, прекращая прохождение на вычитающий вход, а также на первыйвход элемента ИЛИ 15 счетных импульсов. Пачка счетных импульсов длях-го цикла обработки сформирована.Для завершения цикла обработки доприхода х;необходимо выполнение условия Г,(А, /ь,;) Р,где 3 С- наименьший возможныйинтервал дискретизации ьЕнаибольший возможный интервал дискретизации. Следующий ( + 1)-й импульс АВД перебрасывает Т-триггер 6в состояние "0" и счетчики 13 и 14меняются ролями: калибровочные импульсы подсчитываются счетчиком 13,а счетные импульсы уменьшают содержимое счетчика 14,Код отсчета х поступает йа первый вход 1 устройства и записывается в первый регистр 3 импульсом АВД, который одновременно переписывает из первого 3 во второй 4 регистр код отсчета х и заносит его в счетчик 18, пройдя через элемент ИЛИ 20 на вход начальной установки1247896 4ячейки, которое увеличится на "1" вкомбинационном сумматоре 23 и запитшется в ту же ячейку первым счетнымимпульсом, задержанным элементом 21задержки. Следующие счетные импульсыпоследовательно уменьшают установленный в счетчике 18 код х , , производя таким образом опрос ячеек блока22 памяти и увеличивая на их со 1 О держимое, 1-й счетный импульс сравняет выходной код счетчика 18 с кодомх,. "1" с прямого выхода схемы 24сравнения кодов откроет элемент И 19,а "О" с инверсного выхода закроет15 элементы И 16, 17, (1 + 1)-й счетныйимпульс пройдет на вход начальнойустановки счетчика 18, установит внего код отсчета х. и увеличит на"1" содержимое К-й ячейки блока 22памяти. Такой подцикл опроса соответствует изменению сигнала с М инахождению его в каждом из 1 дисЬференциальных коридоров наименьшЬевремя. При И 1 + 1 подциклы опросаповторяются В раз и содержимое ячеекот К до К - 1 увеличится на Э. Такимобразом 3счетчика 18. Коды отсчетов х, и х проверяются в двоичном компара торе 5 и схеме 24 сравнения кодов на выполнение условий.соответственно х )с х их=х,.В1-1 зависимости от их выполнения зависит режим цикла счета.х, = х (Сигнал за время ьс. находился в К-м дифференциальном коридоре, К = х,(ах ) "1" с прямого выхода схемы 24 сравнения кодов открывает элемент И 19 для прохождения счетных импульсов на вход начальной установки третьего счетчика 18, "О" . с инверсного выхода схемы 24 сравнения кодов закрывает элементы И 16, 17, блокируя тем самым суммирующий и вычитающий входы счетчика 18. Каждый из М счетных импульсов заносит в него код отсчета х,, Этот код с,выхода счетчика 18, подаваясь на адресный вход блока 22 памяти, опрашивает его К-ю ячейку, Содержимое этой ячейки увеличивается на "1 в комбинационном сумматоре 23 и с его выхода подается на информационный вход блока 22 памяти и записывается в ту же ячейку счетным импульсом, задержанным элементом 21 задержки на величину, равную сумме времен установки кода отсчета х , в счетчик 18, срабатывания комбинационного сумматора 23 и считывания из блока 23 памяти. Т.ким образом, содержимое К-й ячейки блока 22 памяти увеличи 35 вается на число Ы, пропорциональное времени пребывания (в данном случае д,) сигнала в К-м дифференциальном коридоре. х, с х (Сигнал за время ьТ, 4 О находился в К-м (К - 1)-м, , (К -1)-м дифференциальных коридорах,= д х./ьхд). На первом выходе двоич. ного компаратора 5 появляется ,оторая вмс с 1 поступающей с 4 инвесного вь.ода схемы 24 сравнения кодов, открывает элемент И 17 для прохождения счетных импульсов на вычитающий вход счетчика 18. Логические .мО" со второго выхода двоичного компаратора 5 и с прямого выхода схемы 24 сравнения кодов .блокируют остальные входы счетчика 18. Первый в цикле обработки счетный импульс, пройдя на вычитающий вход счетчика 18, умень 55 шит на "1" записанный в нем код отсчета х . На выходе блока 22 памя"1-1ти появится содержимое (К - 1)-й 0 = И/1 + 1 = РсьС /дх- АР, /М , А = 1 с /Ркь Р = А М, , /М,ьх = В(М /М .)д1 мОкс11 Уах Так как М, =х/ь ; и 1 макс = лх; /ьТ, то 0 = В ьС, /ьС, Поскольку В и асзаранее известны, то число, записанное в каждую ячейку из 1 ячеек блока 22 памяти за д-й цикл обработки, пропорционально времени пребывания сигнала в каждом из 1 дифференциальных коридоров.х, ) х . Режим работы устройства аналогичен предыдущему, отличаясь тем, что счетчик 18, формирующий код адреса блока 22 памяти в подциклах опроса, суммирует счетные импульсы к установленному в нем коду х. , В подцикле опроса вычитающий вход счетчика 18 блокирован, так как элемент И 17 закрыт "О" с первого выхода двоичного компаратора 5. "1" со второго выхода последнего вместе с "1" с инверсного выхода схемы 24 сравнения кодов открывает элемент И 16 для прохождения в подцикле опроса счетных импульсов на суммирующий вход счетчика 18. Таким образом учитывается знак производ 124789 Ьной исследуемого сигнала на инвервале ьс, .При обработке отсчетов, переданных при аппроксимации сигнала полиномами нулевой степени, ьх, будет постоянным для интервалов дискрети" зации любой длительности.При обработке данных с выхода неадаптивных ИИС будет постоянным К; и, следовательно, число М.Коды отсчетов и сопровождающие их импульсы могут поступать как с выхода блока воспроизведения на магнитной ленте, так и непосредственно с выхода инФормационно-измерительной системы (адаптивной или обычной).Формула изобретенияУстройство для анализа распредеилений случайных процессов, содержащее блок памяти, группа выходов которого соединена соответственно с группой входов комбинационного сум" матора, группа выходов которого подключена к группе информационных входов блока памяти, о т л и ч а ющ е е с я тем, чта с целью расширеник класса анализируемых путем обработки сигналов, аппроксимирован. ных полиномам;-", первой степени, оно содержит комнаратар, Т-триггер, генератор калибровочных импульсов, с первого по седьмой элементы И, первый и второй элементы ИЛИ, элемент задержки, генератор счетных импульсов, первый, второй и третий счетчи" ки, схему сравнения кодов, первый и второй регистры, причем выход первого регистра подключен к информационному входу второго регистра, а также к первым входам компаратара и схемы сравнения кодов, выход второго регистра подключен к второму входу компаратора и к входу начальной установки первого счетчика, выход которого подключен к адресному входу бллка памяти и второму входу схемы сравненчя кодов, выход генератора калибровочных импульсов подключен кпервым входам первого и второго элементов И, выходы которых соединены с суммирующими входами соответственновторого и третьего счетчиков, выход генератора счетных импульсов соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены с вычитающими входами соответственно второго и третьегосчетчиков и соответственно - с первым и вторым входами первого элемента ИЛИ, инверсные выходы переносавторого и третьего счетчиков подключены к вторым входам соответственнотретьего и четвертого элементов И,третий вход четвертого элемента Ии второй вход первого элемента И 15 20 25 30 35 40 35 объединены и подключены к инверсному выходу Т-триггера, прямой выход кото- рога соединен с третьим входом третьего и вторым входом второго элемен" тов И, выход первого элемента ИЛИ подключен к первым входам пятого, шестого и седьмого элементов И непосредственно, а через элемент задержки - к входу управления записью бло;, ка памяти, вторые входы пятого и шестого элементов И соединены соответственно с выходами "Больше" и 11Меньше двоичного компаратора, а выходы пятого и шестого элементов И соединены соответственно с суммирующим и вычитающим входами первого счетчика, вход начальной установки которого подключен к выходу второго элемента ИЛИ, первый вход которого соединен с выходом седьмого элемен- та ИЛИ, второй вход которого подключен к прямому выходу схемы сравнения кодов, инверсный выход которой соединен с третьими входами пятого и шестого элементов И, при этом информационный вход первого регистра является инФормационным входом устройства., а вход синхронизации первого регистра объединен с одноименным входом второго регистра, вторым входом второго элемента ИЛИ, входом Т-триггера и пацключен к шине синхронизации устройства,1247896 Составитель Э.СечинаТехред М,Ходанич КорректорА.О Редактор Н.Горв Тираж 671 ВНИИПИ Государственно по делам изобретени 13035, Москва, Ж-З 5, РаушПодписноо комитета СССи открытий 128/50 б. д с Проиэводственно-полиграфическое предприятие, г од, ул. Проектная, 4