Трехканальное резервированное запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН НОМИТЕТ СССРНИЙ И ОТНРЫТЮ ГОСУДАРСТВЕНПО ДЕЛАМ ИЗ ОПИСА АВТОРСН ИЕ ИЗОБРЕТЕНИЯМУ СВИДЕТЕЛЬСТВУ 24-24(57) Изобретение относитсятельной технике, в частносминающим устройствам, преддля использования в системля управления и т.п. Цельния - повышение надежности ОВАНН к вычисли к зало эначеннымсвидетельство СССР С 06 Р 11/00, 1978. видетельство СССР606 Р 11/18, 1982. 80121513 ва. Каждый канал запоминающего устройства содержит формирователь сигналов, элементы И, триггеры, коммутаторы, мажоритарные элементы, блокпамяти, сдвиговый регистр, элементНЕРАВНОЗНАЧНОСТЬ. В устройстве реализована процедура фонового мажоритирования содержимого запоминающегоустройства, состоящая из следующихэтапов: чтения содержимого одной итой же во всех каналах ячейки блокапамяти на сдвиговый регистр, сдвигасодержимого сдвигового регистра всторону старших разрядов, мажоритиро"вания на мажоритарном элементе и синхронной записи содержимого сдвигового регистра в исходную ячейку блокапамяти. 2 ил.1 О 15 20 25 30 35 40 45 50 55 Изобретение относится к вычислительной технике, в частности к запоминающим устройствам,Цель изобретения - повышение на"дежности устройства,ьНа фиг.1 представлена функциональная схема одного из трех аналогичныхканалов устройства; на фиг.2 - вре"менная диаграмма, поясняющая работуустройства.Предложенное устройство содержитв каждом канале ( фиг.1) формирователь 1 сигналов, первый элемент И 2,триггеры 3-5 с первого по третий,первый 6 и второй 7. коммутаторы,элементы И 8-10 с второго по четвертый, первый мажоритарный элемент 11,блок 12 памяти, сдвиговый регистр 13,второй мажоритарный элемент 14, четвертый 15 и пятый 16 триггеры, информационный регистр 17, элемент НЕРАВНОЗНАЧНОСТЬ 18, шестой триггер 19,элемент 2 ИИИЛИ-НЕ 20 и седьмойтриггер 21.На фиг,1 обозначены адресные 22,информационные 23 и управляющие 24и 25 входы устройства, входы 26 и 27и выход 28 обмена управляющими сигналами канала, входы 29 и 30 и выход31 обмена информацией канала, информационные 32, индикаторный 33 и управляющий 34 выходы устройства, входы 35 и 36 и выход 37 синхронизацииканала, одни из прямых выходов 3842, другие выходы 43, один из прямыхвыходов 44 и инверсные вь 1 ходы 45-47Формирователя 1 сигналов,На фиг.2 обозначены сигналы навыходах 38-42 с второго по шестой,сигналы 431, 43.2, 43 1, к), 43(к) на седьмом и последующих выходах и сигналы 44 на К -м выходе (гдек - число выходов), формирователя 1сигналов. На фиг.2 обозначены такжесигнальй 48 на прямом выходе триггера 3, тактовые сигналы 49 на выходеэлемента И 10, управляющие сигналы50 на выходе элемента И 8, сигналы51 на управляющих входах коммутаторов 6 и 7, сигналы 52 режима работй,формируемые на выходе элемента 20,сигналы 53 запроса на входе 25, свгналы 5 Ь режима работы на входе 24 исигналы 55-57 на выходах триггеров5 16 и 21 соответственно.На фиг.1 обозначен формировательсигналов, который содержит счетчик,разрядность К которого определяется разрядностью адреса блока 12 такимобразом, что число разрядов адресаблока 12 равно К),Устройство работает следующим образом.Времязадающим элементом каждогоканала устройства является формирователь 1 ( фиг.1), основным элементом которого является К-разрядныйсчетчик. Синхронизация Формирователей 1 трех каналов устройства обеспечивается по входам 35 и 36 и выхо-.ду 37, в результате чего все сигна лы синхронны в каждом канале устройства, Надежность хранения информации в блоке 12 каждого канала повышается за счет введения процедурыфонового мажоритирования содержимого всего ЗУ,Эта процедура состоит из следующих этапов,Во всех каналах устройства синхронно происходит чтение содержимогоодной и той же ячейки блока 12 нарегистр 13. Равенство адресов ячейки во всех каналах обеспечиваетсясинхронностью работы Формирователя 1.После приема информации на регистр 13 происходит сдвиг его содержимого в сторону старших разрядовстолько раз, какова разрядность ячейки блока 12, При этом выдвигаемые старшие разряды мажоритируются на элементе 11 и возвращаются в регистр 13 в младшие разряды, Поэтому после полного сдвига содержимого регистра 13 первоначальные весовые коэффициенты всех разрядов не изменяются, но содержимое регистров 13 всех трех каналов будет одинаковым.Затем во всех каналах синхронно происходит запись содержимого регистра 13 в исходную ячейку блока 12.Указанная процедура мажоритирования работает независимо от обращения к ЗУ со стороны внешнего интерфейса по входам 22-25.Если при обращении к ЗУ со стороны внешнего интерфейса произойдет сбой одного из каналов и содержимое блока 12 одного из каналов будет отлично от двух других, то процедура мажоритирования восстановит информацию в блоке 12, за счет чего повышается надежность хранения информации.Обращения к ЗУ от внешнего интерфейса разрешены только в моменты.15 когда сигналы на выходе 39 равны "О",а обращения по чтению и записи состороны процедуры мажоритированияопределены временным интервалом, втечение которого сигнал 51, формируемый на выходе элемента И 9, равен "1",Во время этого интервала коммутаторы 6 и 7 коммутируют на блок 12 содержимое выходов 43 формирователя 1регистра 13.10При обращении к блоку 12 со стороны процедуры мажоритирования при значении сигнала 42, равном "1", происходит запись в блок 12 содержимогорегистра 13, а при значении сигнала 42, равном "О", происходит чтениеиз блока 12 на регистр 13. Прием ин"Формации на регистр 13 происходит поотрицательному перепаду сигнала 38при положительном значении сигнала50 фиг.2). Режим записи (первый положительный импульс 52) инициированобращением со стороны внешнего интерфейса, а второй положительный импульс 52 - обращением со стороныпроцедуры мажоритирования. Сигналыобращения со стороны внешнего интерффейса и их обработка представлены нафиг.2 сигналами 53-57,Для выделения интервала, на кото- З 0ром осуществляется сдвиг информациина регистре 13, на входы триггера 3подаются сигналы 41 и 42, а на еговыходе образуются прямые и инверсные ,сигналы 48 ( фиг.2 у, Сдвиг на регист- З 5ре 13 и занесение на триггер 15 происходит по отрицательному перепадусигнала 49,На триггер 15 записывается информация с выхода элемента НЕРАВНОЗНАЧНОСТЬ 18, на котором происходитсравнение выдвигаемой по-битно инФормации с выхода регистра 13 данного канала и с выхода элемента 11,на котором происходит мажоритирование выдвигаемой информации с выходов регистров 13. всех каналов. Несовпадение информации на входах элемента 18 свидетельствует о сбое информации в рассматриваемом канале, 50что вызывает взведение триггера 15.Но при мажоритировании следующегобита из-за введенной обратной связина вход триггера 15, он устанавливается в нормальное сброшенное состояние, поэтому для хранения обнаруженной сбойной ситуации установлентриггер 19, который взводится по каждому положительному сигналу на выходе триггера 15, а сбрасывается по отрицательному перепаду сигнала 44 и хранит обнаруженный сбой до окончания текущего цикла мажоритирования содержимого блока 12. Цикл мажоритирования информации всего ЗУ определяется периодом работы формирователя 1. Сигналом "ОБР" является 45, отрицательный уровень которого производит чтение или запись информации в блок 12.Анализ неисправности канапа достаточно вести на основании анализа состояния только входов и выходов 26-31, 35,36 и 37, что повышает надежность устройства. Обработка обращений со стороны внешнего интерфейса происходит следующим образом.Появление сигнала "Запрос ЗУ" на входе 25 запоминается на триггере 4 и по переднему фронту сигнала 39 переписывается на триггер 5, информация на выходе которого мажорити-, руется на элементе 14, и по переднему фронту сигнала 46 переписывается на триггер 16, который определяет момент обращения к ЗУ со стороны внешнего интерфейса, В этот момент на выходе элемента 20 формируется сигнал режима обращения. Триггер 4 сбрасывается взведением триггера 5, а триггер 5 взведением триггера 16. Необходимость предварительной перетактовки сигнала "Запрос ЗУ" на триггере 5 определяется необходимостью выделения временного интервала для мажоритирования сигнала обращения. По переднему фронту сигнала с инверсного выхода триггера 16 взводится триггер, формируя сигнал "Ответ запроса" на выходе 34, кото рый сбрасывается при пропадании сиг" нала на входе 25. Кроме того, положительный сигнал на выходе триггера 16, поступая на вход регистра 17, разрешает прием в него информации иэ блока 12 по заднему фронту сигнала 38 для выдачи информации в режиме чтения на выход 32.формула изобретенияТрехканальное резервированное запоминающее устройство, содержащее в каждом канале блок памяти, первый мажоритарный элемент, первый и второй коммутаторы, о т л и ч а ю щ ее с я тем, что, с целью повышения, надежности устройства, в каждый канал устройства введены второй мажоритарный элемент, триггеры с первого по седьмой, формирователь сигналов, сдвиговый регистр, элементы И с первого по четвертый, элемент неравнозначность, информационный регистр и элемент 2 ИИИЛИ-НЕ, причем одни из прямых выходов формирователя сигналов подключены соответственно к входам синхронизации информационного и сдвигового регистров и первому входу четвертого эле 0 мента И, к первому входу первого элемента И и тактовому входу третьеготриггера, к второму входу первогоэлемента И, первому входу первоготриггера, первому входу элемента2 ИИИЛИ-НЕ и второму входу первого триггера, к тактовому входу шестого триггера, одни из инверсных выходов формирователя сигналов соединены соответственно с первым управляющим входом блока памяти, тактовым входом пятого триггера и первым 20 25 ды формирователя сигналов соединены с одними из входов первого коммутатора, выход первого элемента И подключен к первому входу третьего злемента И, второй вход которого соединен с инверсным выходом первого триггера, прямой выход которого подключен к второму входу четвертогоэлемента И, выход которого соединенс тактовым входом четвертого триггера и первым входом синхронизациисдвигового регистра, одни из информационных входов которого подключе 40 ны к выходам информационного регистра, а выходы - к одним из входов 45 второго коммутатора, выход третьего элемента И соединен с вторым входомэлемента 2 ИИ-.2 ИЛИ-НЕ, вторым входом второго элемента И и управляющими входами первого и второго коммута торов, выходы которых подключены соответственно к адресным и информационным входам блока памяти, выходы которого соединены с входами информационного регистра, управляющий вход которого подключен к прямому выходу пятого триггера и третьему входом второго элемента И, выход которого подключен к управляющему входу сдвигового регистра, другие выхо входу элемента 2 ИИ-,2 ИЛИ-НЕ, выходкоторого соединен с вторым управляющим входом блока памяти, инверсныйвыход. третьего триггера подключен квходу сброса второго триггера, выходкоторого соединен с входом запускатретьего триггера, прямой выход которого подключен к первому входувторого мажоритарного элемента, выход которого соединен с входом пятого триггера, инверсный выход которого подключен к входу сбросатретьего триггера и тактовому входуседьмого триггера, инверсный выходчетвертого триггера соединен с входом установки в "1" шестого триггераи входом сброса четвертого триггера,вход запуска которого подключен квыходу элемента НЕРАВНОЗНАЧНОСТЬ,первый вход которого и другой информационный вход сдвигового регистрасоединены с выходом первого мажоритарного элемента, первый вход которого и второй вход элемента НЕРАВНОЗНАЧНОСТЬ подключены к одному из выходов сдвигового регистра, входы запуска второго и седьмого триггеровсоединены с шиной питания, вход запуска шестого триггера соединен с шиной нулевого потенциала, второй итретий входы первого мажоритарногоэлемента и один из выходов сдвигового регистра являются соответственновходами и выходом обмена информациейканала, второй и третий входы второго межоритарного элемента и прямойвыход третьего триггера являются соответственно входами-выходом обменауправлякяцими сигналами канала, первый и второй входы и управляющий выход формирователя сигналов являютсявходами и выходом синхронизации каналов, тактовый вход второго триггера и вход сброса седьмого триггераявляются первым управляющим входомустройства, индикаторным и управляющим выходами и вторым управляющимвходом которого являются соответственно выходы шестого и седьмого триггера и четвертый вход элемента2 ИИИЛИ-НЕ другие входы первогои второго коммутаторов и выходы информационного регистра являются соответственно адресными и информационными входами и инФормационными выходами устройства.