Устройство для измерения характеристик дискретного канала

(50 4 Н ДАРСТВЕННЫЙ КОМИТЕТ СССР ЕЛАМ. ИЗОБРЕТЕНИЙ И ОТКРЫТ ПОД ИЙОПИСАНИЕ ИЗОБРЕТЕНИЯ(71) Ленинградскийкий институт связБруевича.В.Гол етельство СССР В 3/46, 1971. ельство СССР В 3/46, 1974,к другомуторого триг ВТОРСКОМУ СВИДЕТЕЛЬСТ(54)(57) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ХАРАКТЕРИСТИК ДИСКРЕТНОГО КАНАЛА, содержащее последовательно соединенные датчик эталонной последовательности и первый сумматор, последовательно соединенные датчик дополнительной последовательности и второй сумматор, выход которого подключен к установочному входу счетчика несовпадений, первый дешифратор, входы которого соединены с другими выходами датчика дополнительной последовательности, последовательно соединенные первый элемент И и пер. вый триггер, первый элемент ИЛИ, второй, третий, четвертый и пятый элементы И, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности измерения величины фазового рассогласования и определения его знака, в него введены последовательно соединенные второй дешифратор, первый элемент ЗАПРЕТ, второй триггер второй элемент ЗАПРЕТ, третий .триггер и второй элемент ИЛИ, выход которого подключен к первому входу второго элемента И, последовательно соединенные счетчик фазового сдвига, вход которого соединен с выходом второго элемента И, и индикатор, четвертый триггер,.включенный между выходом пе; вого сумматора и первым входом третьего элемента И, выход которого подключен к сигнальному входу счетчика несовпадений, третий дешифратор, включенный между другими выходами датчика эталонной последовательности я первым входом первого элемента И, при этом выход четвертого элемента И через первый элемент ИЛИ подключен к входу датчика дополнительной последовательности, выход пятого элемента И - кдругому входу первого элемента ИЛИ, первый вход четвертого элемента И соединен с вторыми входами первого сумматора и второго сумматора, пер-. вый вход которого соединен с первым входом пятого элемента И, второй вход которого соединен с вторым входом четвертого элемента И, с вторым входом первого элемента И, с выходом счетчика несовпадений и вторыми входами первого и второго. элементов ЗАПРЕТ, выход второго сумматора подключен к другому входу четвертого триггера, входы третьего дешифратора соединены с входами второго дешифратора, выход которого подключен к другому входу первого триггера, выход первого дешифратора подключен к второму входу второго триггера и к третьему входу второго элемента ЗАПРЕТ, выход второго дешифратора подключен к второму входу третьего триггера, выход которого подключен к третьему входу первого элемента ЗАПРЕТ и входу индикатора, выход в1202061 гера подключен к.другому входу второго элемента ИЛИ, а выход первого триггера - к установочным входам второго,и третьего триггеров. Изобретение относится к электросвя-"- вого сумматора 7 появляется сигнал,зи и может быть использовано для полу- который переводит четвертый триггерчения статистических данных о характе в единичное состояние, вследствие чего на выходе третьего элемента ре распределения ошибок синхронизации И 14 появляется последовательность в каналах связи, 5 импульсов, число которых подсчитывается счетчиком 15 несовпадений.Несовпадение разрядов на входах первого сумматора 7 возможно по двум Цель изобретения - повышение достоверности измерения величины фазового рассогласования и определение его знака,На фиг.1 представлена структурная 1 О электрическая схема устройства для измерения характеристик дискретного канала (ДК); на фиг.2 - временные диаграммы работы устройства для случая отрицательного сбоя фазьц на фиг,315 временные диаграммы работы устройства для случая положительного сбоя фазы; на фиг.4 - временные диаграммы для случая отрицательного сбоя фазы вблизи причинам: иэ-за ошибок трансформации и иэ-за ошибок синхронизации,Необходимо, чтобы счетчик 15 подсчитывал несовпадение ошибок синхронизации. Для этого. испытательная последовательность поступает из ДКчерез четвертый элемент И 1 и первыйэлемент ИЛИ 2 на вход датчика ДЦП 3.Последовательность, вырабатываемаяДДП 3, и последовательность, проходящая из канала, сравниваются с помоконца рекурренты. 20 устройство содержит четвертый эле- щью второго сумматора 6. При отсутмент И 1, первый элемент ИЛИ 2, дат- ствии ошибок трансформации, но при чик дополнительной последовательностиналичии сбоя фазы в канале на выхо(ДДП) 3, первый дешифратор 4, пятый де сумматора 6 имеется последоваэлемент И 5, второй сумматор 6, пер тельность нулей, При наличии ошибоквый. сумматор 7, датчик эталонной пос- трансформации на выходе второго сумледовательности (ДЭП) 8, третий дешиф- матора 6 появляется сигнал. Такимратор 9, второй дешифратор 10, первый образом, второй сумматор 6 фиксируэлемент И 11, первый триггер 12, чет- ет ошибки трансформации, а первыйвертый триггер 13, третий элемент З 0 сумматор 7 - ошибки синхронизацииИ 14, счетчик 15 несовпадений, первый и трансформации. Число разрядов неэлемент ЗАПРЕТ 16, второй триггер 17, совпадения, появившихся на выходевторой элемент ЗАПРЕТ 18, третий триг" сумматора 7, проходя через четвертыйгер 19, второй элемент ИЛИ 20, второй триггер 13 и третий элемент И 14,элемент И 21,счетчик 22 фазовогоЗ подсчитывается счетчиком 15. Еслисдвига, индикатор 23. имели место ошибки трансформации,сигнал с выхода второго сумматора 6устройство работает следующим обра- сбрасывает четвертый триггер 13 взом. нулевое состояние и устанавливаетНа входы первого сумматоРа 7 постУ счетчик 15 также в нулевое состоя 40пают рекуррентные последовательности ние. При наличии ошибок синхронизас выхода ДК и с выхода ДЭП 8. При ции, превышающих заданный порог,полном совпадении разрядов рекур- на выходе счетчика 15 появляетсярент на выходе первого сумматора 7сигнал "Сбой фазы".появляется последовательность нулей,которая не оказывает на схему ника-45 После определения факта сбоя факого действия. При несовпадении раз- зы необходимо произвести измерениерядов испытательной и эталонной величины и знака сбоя фазы, для чегопоследовательностей на выходе пер- ДДП 3 переводится в автономный режим, что обеспечивает правильноевыделение конца рекуррентной последовательности. Выделение конца испытательной рекуррентной последовательности осуществляется первым дешифратором 4, конца эталонной последовательности - вторым дешифратором10. Принцип работы устройства основан на сравнении циклов испытательной и эталонной последовательностей,заключающемся в формировании временногоинтервала между окончаниями рекуррент, и поясняется временной диаграммой, представленной на фиг.2 и 3.При совпадении циклов испытательной(фиг.2 и 3 а) и эталонной (фиг, 2и 3 б) последовательностей, что соответствует совпадению сигналов на выходах первого (фиг.2 и,Зв) и второго(фиг.2 и Зг) дешифраторов 4 и 10,третий и второй триггеры 19 и 17 несрабатывают. При опережении испыта"тельной последовательности, что имеетместо при отрицательном сбое фазы,срабатывает третий триггер 19 (фиг.2и Зд), а при отставании - второйтриггер 17. Возвращение триггеровв исходное состояние осуществляетсясигналом с выходов противоположныхдешифраторов 4 и 10, таким образом,длительность импульса на выходе третьего и второго триггеров 19 и 17соответствует величине сбоя фазы,Временной интервал, формируемый третьим и вторым триггерами 19 и 17, эквивалентный разности циклов ДЭП 8 и ДДП 3, стробируется тактовыми импульсами (ТИ) с помощью второго элемента И 21 (фиг.2 и Зе), а число импульсов подсчитывается счетчиком 22.Для того чтобы исключить ложное срабатывание третьего и второго триг" геров 19 и 17 в момент окончания измерения, предусмотрены элементы ЗАПРЕТ 16 и 18.триггеры 19 и 17 разблокированы, 30схема на 511 разряде ДЭП 8 (фиг.4 б)производит измерение сбоя фазы.В случае отсутствия фиксации сбояфазы до 500-го .разряда ДЭП 8 припоявлении сигнала на выходе третьего дешифратора 9 срабатывает первыйэлемент И 11 и первый триггер 12блокирует третий (фиг.4 ж) и второйтриггеры 19 и 17. На выходе элементаИ 21 (фиг.4 и) поступают тактовые.импульсы, которые подсчитываются 40 счетчиком 22 фазового сдвига. Блокировка снимается после 511-го разряда ДЭП 8, т.е. к началу следующегоцикла. Начало блокировки - 500-йразряд в . выбрано условно. При испыта киях на реальном канале эту величинукорректируют. 101520 25 В том случае, если имело место опережение испытательной последовательности, но произошло это вблизи конца рекуррентной последовательности, когда ДДП 3 (фиг. 4 а) уже не успеетвыделить конец рекурренты нли когда сбой произошел непосредственно на дешифрируемых разрядах, в схеме предусмотрена защита, состоящая в блокировке участка рекурренты в интервале 500-511 разрядов. Интервал блокировки формируется первым триггером 12 (фиг 4 е) при отсутствии сбоя фазы,т.е. измерение сбоя фазы отрицательного знака не производится в текущемцикле, если сбой произошел после500-го разряда. Измерение производится в следующем цикле. Схемно это осуществляется следующим образом. На выходах первого дешифратора 4 (фиг.4 в) и второго дешифратора 10 (фиг.4 г) формируются соответствующие импульсы. При наличии сбоя фазы в интервале 1-500 разрядов сигнал на выходе первого элемента И 11 при появлении сигнала на выходе третьегодешифратора 9 (фиг.4 д) не появляется,первый триггер 12 не срабатывает, 12020611202061 е г Составитель А. Сеселкинактор М,Циткина Техред Ж.Кастелевич Корректор С.Бекм каз 8107/61 Тираа 658 Подписи ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раущская наб., д. /