Преобразователь номера датчика в цифровой код

О)ОЗ СОВЕТСНИХ ОЦИАЛИСТИЧЕСН РЕСПУБЛИН 4 (51) Н 03 ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1) 3694484/24-242) 20.01,846) 30,06.85. Бюл, Кф2) В.Н.Судариков и3) 621.314.26(088.8 24(54 ДАТ е ро в вочнвым ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(57) 1. ПРЕОБРАЗОВАТЕЛЬ НОМЕРА ЧИКА В ЦИФРОВОЙ КОД, содержащий стр, информационные входы котосоединены с входными шина- разрядные выходы подключены к ам блока кодирования и злемен- -НЕ, выход которого соединен с ым входом блока управления и с ом управления регистра, устаноый вход которого соединен с пер выходом блока управления, втовыход которого соединен с шиной готовности, второй вход пОдключен кшине сброса, а третий вход - к выходу блока выделения совпадений, вхо-ды которого соединены с соответствующими входами шифратора, выходы которого подключены к выходным шинам,о т л и ч а ю щ и й с я тем; что, сцелью повышения точности преобразования, в него введен буферный запоминающий блок, информационные входы ивыходы которого соединены соответст.венно с выходами блока кодирования ивходами блока выделения совпадений,а вход записи, вход управления и выход готовности буферного запоминающего блока подключены соответственнок третьему и четвертому выходам и кчетвертому вхоцу блока управления.2. Преобразователь по и. 1, о т - л и ч а ю щ и й с я тем, что блок управления состоит из формирователя импульсов, первого, второго и третьего элементов задержки, инвертора, элемента ИЛИ и первого и второго элементов И, первый вход блока управления через соединенные последовательно формирователь импульсов, первый и второй элементы задержки подключен к первому входу блока управления, второй вход которого соединен с первым входом элемента ИЛИ, третий 64888вход подключен к первому входу перв го элемента И и через инвертор - к первому входу второго элемента И, четвертый вход через третий элемент задержки соединен с вторыми входами первого и второго элементов И, второй вход элемента ИЗЯ подключен к выходу второго элемента И, а выход - к четвертому выходу блока управления. третий выход которого соединен с выходом первого элемента задержки, а второй выход подключен к выходу первого элемента И.Изобретение относится к вычислительной технике и может быть исполь 5 1 О 15 го 25 30Ш35 Недостатком этого устройства является потеря информации, вследствие зовано в многомерных анализаторахпри статистическом анализе угловыхраспределений, а также при измерении интенсивности излучений во многих точках пространства,Известно устройство, содержащееблок управления, шифратор номерадетектора, входы которого соединеныс входными шинами устройства, а выходы через регистр подключены квыходным шинам.Недостаток такого устройства -низкая точность преобразования.Наиболее близким техническим решением к изобретению является преобразователь номера датчика в цифровой код, содержащий регистр, информационные входы которого соединены с входными шинами, разрядныевыходы подключены к входам блока кодирования и элемента И-НЕ, выход которого соединен с первым входомблока управления и с входом управления регистра, установочный входкоторого соединен с первым выходомблока управления, второй выход которого соединен с шиной готовности, второй вход подключен к шинесброса, а третий вход - к выходу блока выделения совпадений, входы которого соединены с соответствующимивходами шифратора, выходы которого .подключены к выходным шинам,чего интенсивность появления двоичных кодов на выходе устройства становится меньше интенсивности поступления входных импульсов, что приводит к снижению точности преобразования.Цель изобретения - повышение точности преобразования,Поставленная цель достигаетсятем, что в преобразователь номерадатчика в цифровой код, содержащийрегистр, информационные входы которого соединены с входными шинами,разрядные выходы подключены к входам блока кодирования и элементаИ-НК, выход которого соединен с первым входом блока управления и с входом управления регистра, устано-. вочный вход которого соединен с первым выходом блока управления, второй выход которого соединен с шиной готовности, второй вход подключен к шине сброса, а третий вход -1к выходу блока выделения совпадений, входы которого соединены с соответствующими входами шифратора, выходы которого подключены к выходным шинам, введен буферный запоминающий блок, информационные входы и выходы которого соединены соответственно с выходами блока кодирования и входами блока выделения совпадений, а вход записи, вход управления и выход готовности буферного запоминающего блока подключены соответственно к третьему и четвертому выходам и к четвертому входу блока управления.Причем блок управления состоит иэформирователя импульсов, первого,второго и третьего элементов задержки, инвертора, элемента й 11 И и первого и второго элементов И, первый вход 5блока управления через соединенныепоследовательно Формирователь импуль- .сов, первый и второй элементы задержки подключен к первому выходу блокауправления, второй .вход которого сое-Одинен с первым входом элемента ИЛИ,третий вход подключен к первбму входу первого элемента И и через инвер-.тор - к первому входу второго элемента И, четвертый вход через третийэлемент задержки соединен с вторымивходами первого и второго элементовИ, второй вход элемента ИЛИ подключенк выходу второго элемента И, а выход -: к четвертому выходу блока управлениятретий выход которого соединен с выходом первого элемента задержки, авторой выход подключен к выходу первого элемента И.На фиг.1 представлена функциональ ная схема предлагаемого устройства;на Фиг.2 - временные диаграммы, иллюстрирующие его работу.устройство содержит (и+1) разрядный регистр 1, информационные входыкоторого соединены с соответствующими входными шинами 2, разрядные выходы регистра 1 соединены с входами:блока 3 кодирования, выполненного ввиде К-координатной матрицы, и с входами элемента 4 И-НЕ, выход которого соединен с первым входом блока 5управления и с входом управлениярегистра 1, установочный вход которого соединен с первым выходом блока 5 управления, выходы блока 3 кодирования соединены с соответствующими входами буферного запоминающего блока 6, информационные выходы которого подключены к соответствующимвходам шифратора 7 и входам блока 8 45выделения совпадения, выходы шифратора 7 соединены с выходными шинами 9, второй выход блока 5 управленияподключен к шине 10 готовности,а шина 11 сброса соединена с вторым 50входом блока 5 управления, третий ичетвертый выходы которого соединенысоответственно с входами записи и управления буферного запоминающего блока 6, выход управления которого соединен с четвертым входом блока 5 .управления, который состоит из формирователя 12 импульсов, вход которого соединен с первым входом блока 5, а выход через первый элемент 13 задержки соединен с третьим выходом блока 5 управления и с входом второго элемента 14 задержки, первый вход элемента 5 ИЛИ соединен с вторым входом блока 5 управления, второй вход - с выходом элемента 16 И, а выход подключен к четвертому выходублока 5 управления, четвертый вход которого через третий элемент 17 задержки подключен к входам элементов 16, 18 И, третий вход блока 5 управления соединен с .другим входом элемента 8 И и через инвертор 19 - сдругим входом элемента 16 И.К в координатн матрица блока 3кодирования выполнена в виде К группэлементов 20 ИЛИ по ш элементов вкаждой. Каждый из входов блока 3 кодирования соединен с одним из входов одного иэ элементов 20 ИЛИ каждой группы. Выходы элементов 20 ИЛИ, относящиеся к одной группе, образуют.соответствующую группу выходов блока 3 кодирования.Блок 8 выделения совпадений состоит из соединенных последовательно сумматоров 21 и элемента 22 сравнения, другие входы которого подключены к выходам регистра 23.В качестве шифратора 7 может бытьиспользовано устройство (3 ), а в качестве буферного запоминающего блока - устройство 1,4 ).Работу устройства рассмотрим для случая использования в блоке 3 кодирования К-координатной, матрицы сщ = 2 , где а " целое число.Устройство работает следующимобразом,В случайный момент времени наодну иэ входных шин 2 поступаетимпульс (Фиг.2 а ). Через входную шину 2 входной сигнал поступает наинформационный вход регистра 1, изменяя состояние его первого разряда. При этом на выходе элемента 4 И-НЕ устанавливается логическая "1" (Фиг.2 б ), поступаю"щая на вход управления регистраи блокирующая его. Кроме того, сиг" нал с выхода элемента 4 И-ИЕ посту" пает на первый вход блока 5 управления и запускает Формирователь 12, а информаций с разрядных выходов регистрапоступает на входы блока 3 кодирования и далее на входы соответствующих элементов 20 ИЛИ,.на выходах которых вырабатываетсясигнал логической "1". С выходовблока 3 кодирования информация взакодированном ниде поступает наинформационные входы буферного5запоминающего блока 6 (фиг.2 в ),По истечении времени, достаточного для обработки информации блоком 3кодирования, импульс Формирователя12 через элемент.13 задержки посту- Опает на выход, блока 5 управления( фиг. 2 г ) и далее на вход записи буФерного запоминающего блока. 6, осуществляя запись по его первому адресуинформации с выходов блока 3 кодирования. Вслед за тем появляется импульс на выходе элемен;га 14 задержки,поступающий через выход блока 5 управления на установочный вход регистра 1 (Фиг,2 д ) и устанавливающий его в 20исходное состояние,Таким образом, в первичном преобразовании и регистрации информациив устройстве участвуют только регистр1 и блоки 3, 6 чем определяется присущая ему весьма малая величина "мертвого времени".Информация из первого адреса буферного запоминающего. блока 6 автоматически перемещается в его по 30следний адрес, освобождая место дляпоследующих записей,При поступлении информации одновременно на несколько входных шин 2( фиг, 2 а, е ), информация о зарегистрированных регистром 1 сигналах вновь З 5записывается по первому адресу буФерного запоминающего .блока 6 ипроизведенная запись автоматическиперемещается в его предпоследний адрес. После перемещения записи, сделанной в буферной запоминающий блок6, в его последний адрес, на выходе готовности вырабатывается импульс (Фиг. 2 ж 1, поступающий на входблока 5 управления и через элемент 4517 задержки на один Из входов элементов 16, 18 И.Вместе с тем сигналы с информацион.ных выходов буферного запоминающегоблока б поступают на входы шифратора 7, который преобразует их в двоич"ный код, передаваемый на выходные шины 9 (фиг.2 з). Кроме того, информация с блока 6 поступает на входы блока 8 выделения совпадений и дапее на 55входы мпадших разрядов комбинацион-,ных сумматоров 21, вследствие чегона разрядных выходах сумматора 21. 6образуется двоичный код (н данном примере код числа К.), который поступает на входы элемента 22 сравнения. На другие входы элемента 22 сравнения с разрядных выходов ре.тистра 23 поступает двоичный код числа (К+1 ), поэтому на выходе элемен га 22 сравнения в данном случае присутствует логическая "1,", которая поступает через вход (Фиг,2 и ) блока 5 управления (фиг.2 ) на другой вход элемента 13 И, на выходе которого через время, достаточное для обработки информации блоком 8 выделения совпадений, появляется логическая "1", поступающая через выход блока 5 управления на шину 10 готовности (фиг. 2 к ).Таким образом, анализ информации на наличие совпадений и формирование двоичного кода осуществляется в регуляризированном потоке и не препятствуют регистрации информации регистром 1 и ее первичной обработке.После регистрации с выходных шин 9 двоичного кода, отражающего номер входной шины 2, принявшей сигнал внешним устройством, последнее подает на шину 11 сброса импульс (фиг. 2 л), поступающий на вход блока 5 управления, Поступивший импульс проходит через .элемент 15 ИЛИ и вызывает генерацию импульса на выходе блока 5 управления, который поступает навход управления (фиг. 2 м ) буферного запоминающего блока 6 и стирает информацию из его последнего адреса. При этом вся записанная в буферном запоминающем блоке 6 информация пе- ремещается на один адрес и при заполнении последнего адреса на выходе готовности образуется импульс (фиг. 2 ж ), поступающий на вход блока 5 управления. Информация с выходов буферного запоминающего блока 6 вновь поступает на:входы шифратора О, который преобразует ее в двоичный код, поступающий на выходные шины 9 (фиг, 2 з). Если считываемая с информационных выходов блока 6 информация отражает наличие совпадений импульсов на входных шинах 2, то на выходе блока 8 выделения совпадений сохраняется логический "0" (Фиг. 2 и ), поступающий через вход блока 5 управления на вход инвертора 19, логическая "1" с выхода которого поступает на один из . входов элемента 16 И, В этом слу/54 Тираж 872ВНИИПИ Государственного кпо делам изобретений и113035, Москва, Ж, Рауш одписно тета СССР ткрытииская наб. 4(5 г.ужгород, ул,Проектная, 4 ал ППП "Пате чае через время, достаточное дляобработки информации блоком 8 выделения совпадений, на выходе элемента 17 задержки появляется импульс, поступающий через элемент16 И и элемент 15 ИЛИ на выход бло"ка 5 управления и далее на входуправления буферного запоминающегоблока 6 (фиг. 2 м) и осуществляющийсдвиг информации в нем, Таким образом, вследствие отсутствия сигнала на шине готовности фиг. 2 к),двоичный код с выходных шин 1, представляющий собой в данном случаеложный адрес внешним устройствамне регистрируется. Введение блока 6 позволяет ввести буферизацию статистической инфор.мации в сам процесс преобразования и исключить из "мертвого времени" основную его компоненту " времявыделения совпадений, вследствие чего "мертвое время" устройства стано"вится меньше его времени преобразования и регистрация новой информации 1 О в нем может начинаться до завершения предыдущего цикла преобразованияи выработки двоичного кода, благодарячему потери входной информации, определяющие погрешность преобразова-.ния, в данном устройстве васьмамалы.