Синтезатор частот

(прототип) . Бюл, Ф 14в, С.А.Беличя н А.А,Шайп2(088.8)кое свидетел Н 03 Е 7/08,е свидстельсН 03 1. 7/18,ство СССР15.10.80.во СССР10.03.81 ро иро гис вых пр б и ен к ода,дат вход преобразоват с входом обнуления и подключен к выхо второй вход которо входом обнуления де ременным коэффицие чен кпервому выход еля кодов объединен регистра сдвига ду третьего ключа,го объединен с лителя частоты с пентом деления и подклюу регистра сдвига.(54) (57) 1. СИНТЕЗАТОР ЧАСТОТ, содержащий последовательно соединенные фазовый детектор, первый генератор стабильного тока, фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления, первый ключ и регистр сдвигаЭ первый выход которого соединен с Й входом Й 5- триггера, выход которого подключен к другому Входу первого ключа, второй генератор стабильного тока, вход и выход которого соединены соответственно с другим выходом фазового детектора и входом фильтра нижних частот, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентом деления, а также преобразователь кодов, кодовые входы которого подключены к соответствующим выходам датчика кода, установочные входы делителя частоты с переменным коэффициентом ;деления подключены к соответствующим кодовым выходам, преобразователя кодовЭ о т л и ч а ю щ и й с я тем, что, с целью повыщения спектральной чистоты выходного сигнала и уменьщения времени перестройки, в него введены последовательно соединенные второй ключ ишнеррто, третий ключ, а также первыйи второй элементы И - ИЛИ, выходы которых подключены к соответствующим входам фазового детектора, первый вход первого элемента И-ИЛИ, первый вход второго элемента И-ИЛИ и первый вход . третьего ключа объединены и подключены к выходу делителя частоты с фиксированным коэффициентом деления, второй вход первого элемента И-ИЛИ объединен с вторым входом второго элемента И в И и подсоединен к выходу делителя частоты с переменным коэффициентом деления, первые управляющие входы первого и второго элементов И-ИЛИ под. ключены соответственно к выходу инвертора и к выходу второго ключа, вторые управляющие входы первого и втого элементов И-ИЛИ соединены сооттвенно с выходом второго ключа выходом инвертора, первый и втовходы второго ключа подключены ветственно к второму выходу рера сдвига и кинформационному ду преобразователя кодов, первый вляющий вход которого объединен ходом регистра сдвига и подключен ходу ЙВ-триггера, второй управщий вход преобразователя кодов единен с 5 входом Р 5 -триггера дключ установочному выходу ика к третий управляющий1150764 дов Г 2 1. 25 2. Синтезатор по и. 1, о т л и - ч а в щ и й с я тем, что преобразователь кодов содержит последовательно соединенные блок запоминания, блок вычисления промежуточного коэфФициента деления и блок коммутации, при этом вторая группа входов блока коммутации, вторая группа входов блока вычисления промежуточного коэффициента деления и кодовые входы блока запоминания объединены и являются кодовыми входами преобразоватеИзобретение относится к радиотехнике и может быть использовано для генерации сетки частот в широкополос ных радиопередающих и радиоприемных устройствах, 5Известен синтезатор частот, содержащий последовательно соединенные опорный генератор, первый делитель частоты с переменным коэффициентОм деления, фазовый детектор, управляе мый генератор, второй делитель. частоты с переменным коэффициентом деления, датчик синхронизма, счетчик и преобразователь кодов, выход которого подключен к установочному входу 15 второго делителя частоты с переменным коэффициентом деления, выход которого также соединен с другим вхохом датчика синхронизма, а также датчик кода, выходы которого подключены 20 к вторым входам счетчика и преобразователя кодов, выход счетчика соединен с установочным входом первого делителя частоты с переменным коэффициентом деления Г 13 Однако спектральная чистота выходных колебаний такого синтезатора частот недостаточно высокая из-за необходимости расширения полосы пропускания фильтра нижних частот, входящего30 в состав фазового детектора, иэ-за изменения частоты сравнения в процессе перестройки по диапазону.Наиболее близким к предлагаемому является синтезатор частот, содержа щий последовательно соединенные фазо-. вый детектор, первый генератор стабильного тока, фильтр нижних частот,ля кодов, выходы блока коммутацииявляются кодовыми выходами преобразователя кодов, управляющие входыблока коммутации, блока вычисленияпромежуточного коэффициента деленияи блока запоминания являются соответ ственно первым, вторым и третьим управляющими входами преобра зователякодов, а информационный выход блокавычисления промежуточного коэффициента деления является информационнымвыходом преобразователя кодов. управляемый генератор, делитель час -таты с переменным коэффициентом деления, первый ключ и регистр сдвига,первый выход которого соединен с Квходом КБ-триггера, выход которогоподключен к другому входу первогоключа, второй генератор стабильноготока, вход и выход которого соединенысоответственно с другим выходом фазового детектора и входом фильтра нижних частот, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентомделения, а также преобразователь кодов, кодовые входы которого подключены к соответствующим выходам датчика кода, установочные входы делителя частоты с переменным коэффициентомделения подключены к соответствующимкодовым выходам преобразователя коОднако быстродействие перестройки и спектральная чистота выходного сигнала этого синтезатора частот недостаточно высокие.Цель изобретения - повышение спектральной чистоты выходного сигнала и уменьшение времени перестройки,Указанная цель достигается тем, что в синтезатор частот, содержащий последовательно соединенные фазовый детектор, первый генератор стабильного .тока, фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления, первый ключ и регистр сдвига, первый выход которого соединен с К входом КЗ-триггера, выход которого подклю1150764 чен к другому входу первого ключа, второй генератор стабильного тока, вход и выход которого соединены соответственно с другим выходом фазового детектора и входом фильтра нижних частот, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентом деления, а также преобразователь кодов, кодо - вые входы которого подключены к соот ветствующим выходам датчика кода, установочные входы делителя частоты с переменным коэффициентом деления подключены к соответствующим кодовым выходам преобразователя кодов, введе ны последовательно соединенные второй ключ и инвертор, третий ключ, а также первый и второй элементы И-ИЛИ, выходы которых подключены к соответствующИм входам фазового детектора, первый вход первого элемента И-ИЛИ, первый вход второго элемента И-ИЛИ и первый вход третьего ключа объединены и подключены к выходу делителя частоты с фиксированным коэффициентом 25 деления, второй вход первого элемента И-ИЛИ объединен с вторым входом второго элемента И-ИЛИ и подсоединен к выходу делителя частоты с переменным коэффициентом деления, первые управляющие входы первого и второго элементов И-ИЛИ подключены соответ - ственно к выходу инвертора и к выходу второго ключа, вторые управляющие входы первого и второго элементов И-ИЛИ соединены соответственно с вы 35 ходом второго ключа и с выходом инвертора, первый и второй входы второго ключа подключены соответственно к второму выходу регистра сдвига и к40 информационному выходу преобразователя кодов, первый управляющий вход которого объединен с 0 входом регистра сдвига и подключен к выходу КБ- триггера, второй управляющий вход45 преобразователя кодов объединен с Б входом КБ-триггера и подключен к установочному выходу датчика кода, третий управляющий вход преобразователя кодов объединен с входом обнуления регистра сдвига и подключен50 к выходу третьего ключа, второй вход которого объединен с входом обнуления делителя частоты с переменным коэффициентом деления и подключен к первому выходу регистра сдвига.55 тот,Синтезатор частот содержит опорный генератор 1, делитель частоты с фиксированным коэффициентом деления (ДФКД) 2, фазовый детектор 3, первый генератор стабильного тока 4, второй генератор стабильного тока 5, фильтр 6 нижних частот, управляемый генератор 7, делитель частоты с переменным коэффициентом деления (ДПКД) 8, преобразователь кодов 9, датчик кода 10, первый ключ 11, регистр сдвига 12, второй ключ 13, инвертор 14, третий ключ 15 КЯ-триггер 16, первый элемент И-ИЛИ 17, второй элемент И-ИЛИ 18.Преобразователь кодов 9 содержит блок коммутации 19, блок вычисления20 промежуточного коэффициента деления, блок запоминания 21.Синтезатор частот работает следующим образом.В исходном состоянии управляемый генератор 7 вырабатывает сигнал с частотой Г, заданный при помощи коэффициента деления И ДНА 8 и за счет работы кольца фазовой автоподстройки. Последовательности импульсов на входах фазового детектора 3 имеют одинаковый период. повторения и нулевой Фазовый сдвиг. На выходе фильтра 6 имеется постоянное, управляющее напряжение. На управляющем входе блока коммутапии .19.сигнал отсутствует и на .установочные, входы ДПКД 8 через блок коммутации 19 преобразователя кодов 9.передается без Преобразователь кодов содержит последовательно соединенные блок за поминания, блок вычисления промежу - . точного коэффициента деления и блок коммутации, при этом вторая группа входов блока коммутации, вторая группа входов блока вычисления промежуточного коэффициента деления и кодовые входы блока запоминания объединены и являются кодовыми входами преобразователя кодов, выходы блока, коммутации являются кодовыми выходами преобразователя кодов, управляющие входы блока коммутации, блока вычисления промежуточного коэффициента деления и блока запоминания являются соответственно первым, вторым и треть. им управляющими входами преобразователя кодов, а информационный выход блока вычисления промежуточного коэфФициента деления является инфармаци - онным выходом преобразователя кодов.На чертеже изображена структурная электрическая схема синтезатора час 1150764изменения код частоты Й с выходов датчика кода 10. (дновремено этот код частоты поступает на входы блока запоминания 21, с выходов которого та же информация поступает на первые 5 входы блока вычисления 20.Переключение частоты выходных колебаний осуществляется следующим образом,После окончания набора нового зна чения частоты Й на установочном выходе датчика кода 10 появляется импульс установки и на кодовых выходах датчика кода 10 одновременно появляется инФормация о новом значении часто ты Г, Импульс установки включает блок вычисления 20 преобразователя кодов 9, который производит обработку кодов, поступающих на его входы, и на его информационном выходе знака Ю перестройки устанавливается или уро - вень"0", или" 1",в зависимости от знака разности частот й-й,. Одновременно импульс установки с выхода датчика кода 10 поступает на Б вход Б 5-триг гера 16 и на его выходе устанавливается уровень " 1", под действием которого на кодовых выходах преобразователя кодов 9 появляется код промежуточного коэффициента деления И , 30 пропорциональный разности между предществующим значением частоты Й и новым значением Г . ДПКД 8 продолжает делить с первоначальным коэффициентом И до окончания цикла деления д 5 и появления на его выходе очередного импульса. В момент окончания цикла деления происходит установка коэффициента деления ДПКД 8 И . Начинается промежуточный цикл деления, необ - 40 ходимый для того, чтобы импульсы с выходов ДФКД 2 и ДНА 8 появились на входах фазового детектора 3 в последовательности и с задержкой, необходимыми для Формирования фазовым де тектором 3 нового значения управляющего напряжения, соответствующего установленному значению частоты Г . При этом последовательность появления импульсов и время задержки определяются соответственно знаком и величиной расстройки. В зависимости от знака расстройки при помощи второго ключа 13, инвертора 14 и первого и второго, элементов И-ИЛИ 17 и 18 входы фазового детектора 3 подключаются или к выходам ДПКЦ 8 и ДФКД 2, или наоборот - к вйходам ЛФКЛ 2 иДПКД 8 соответственно,Переключение входов фазового детектораа 3 осуществля етс я по сиг нал у"1" с второго выхода регистра сдвига 12 при окончании последнего цикла деления ДПКД 8 с первоначальнымкоэффициентом И.С появлением импульса на выходеРДПКД 8 в промежуточном цикле деленияна первом выходе регистра сдвига 12появляется уровень "1", который блокирует ДПКД 8, а на втором выходерегистра сдвига 12 появляется уровень "0". При этом на выходах преобразователя кодов 9 появляется кодИ, соответствующий новому значениючастоты Г . Очередной импульс с вы 2хода ДФКД 2 поступает в зависимостиот знака расстройки или на первый,или на второй входы фазового детектора 3 и одновременно на второй входтретьего ключа 15, на выходе которого появляется сигнал, с помощью которого происходит запись информациио новом значении частоты Г в блокезапоминания 21 преобразователя кодов 9, Одновременно с этим снимаетсяблокировка с ДПКД 8 и начинается но -вый цикл деления с коэффициентом деления И, Алгоритм работы преобразо -вателя кодов 9 описывается выражениН,-Ц,Р,-,прь 552 55 т ( период частоты сравнения;коэффициент деленияДПКД 8; Т о(е -к5:" - эквивалентная крутизнаЦуправления управляемымгенератором 7 (значения П, и Ц определяются по хранимой в блоке вычисления 20 характеристике управленияГ=(Б) управляемого генератора 7); ой-Оэквивалентная крутизнахарактеристики преобразования фазового детектора 3.Значения С и С, определяются по записанной в блоке вычисления 20 ха11507 Ь 4 8рактеристике преобразования Б=Ч(1), согласование отрабатывается в течейиеКаждому значению управляющего напря- одного периода сравнения без измене-,жения на выходе фазового детектора 3 ния частоты сравнения. Ошибка устасоответствует определенное значение новки нового значения управляющего напряжения незначительнаи отрабатываетсяЗнак перестройки определяется зна- цепью фазовоиавтоподстРоики чзоной автопо ст ойки частоты.Так как изменение управляющего наТпряжения при перестройке происходитф. непрерывно, а длительность этого проЗависимость между частотами выход о цесса может достигать одного периоданых сигналов 1 и 1 и соответствую- Т о скорость с которой изменяетсяьшрми им коэффициентами деления д -и , управляющее напряжение имеет ГораздоМ и И описывается выражениямименьшее значение, чем в прототипе ий следовательно появляется возможностьгГ2 тприменения фильтра 6 с большей постоь о 15,Таким образом, в предложенном син- янной вреМени, что позволит повыситьтезаторе частот при перестройке рас- спектральную чистотувыходногосигнала.