Логический анализатор
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
союз СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (10 Н 03 К 13(3 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИ К АВТОРСКОМУ ЗОБРЕТЕНИ ПЬСТ 8 У щийся те(72) Э.М.Витенберг, В,И.ЛБ.В.Осыка и И.Д.Шварцбанд что, с цель гностики неи тройств путе ой ошибки, в четчик с исю сокраще справнос" м локалинего вне клвченныи емени дифровых уоднобитовоичный ия в ны нулев чем в 1 м состоянием и торая группа вх дулю два соедин ного счетчика ссостоянием, вх леме(71) Научно-производнение по радиоэлектской аппаратуре(56) 1. "Электроникс. 32, рис. 2,3.2. "Электроника"27,31, рис. 2 (прот ственное объе ронной медицин дов суммато на с выхода исключеннье нуд начальнойчетчика с исклюкием и вход оич.8) 1973, Р 23,левым устан ченныь овки двоично 1 НУЛЕВЫМ СО 1977, М 5, с.2ип) .) 1. ЛОГИЧВСКИЙ АНАЛИЗлто сумматор по мруппа входов ко еги ва, первая оединена с ды суммато ены с инфо ыходами реги а по модулю двамационными входамиор, соединенный со т л и ч а юра, индик ми регист(54) ( содер дулю рого а вых соеди регис выход установки нуля регистра соединены спервой входной клеммой логическогоанализатора, счетный вход двоичногосчетчика с исключенным нулевым состоянием соединен с второй входнойклеммой логического анализатора и спервым входом элемента И, второй вхокоторого соединен с третьей входнойклеммой логического анализатора, авыход элемента И соединен с входомсинхронизации регистра109339 стоянием. 5О 20 25 ЗО 2. Анализатор по п. 1, о т л и - ч а ю щ и й с я тем, что двоичный счетчик с исключенным нулевым состоянием содержит три элемента И-НЕ, двоичный счетчик и счетный триггер причем счетный входы двоичного счет чика и счетного триггера соединены соответственно с выходами первого и второго элементов И-НЕ, входы установки нуля двоичного счетчика и установки единицы счетного триггера соединены с входом начальной установки двоичного счетчика с исключенным нулевым состоянием, выходы двоич. Изобретение относится к цифровойтехнике и может быть применено дляналадки, ремонта, контроля цифровыхустройств (например ЭВМ, микропроцессорных систем и др.),Известен логический анализатор,содержащий схемы сравнения, индика "торы и позволяющий сравнивать проверяемую последовательность с эталонной Ц ,Недостатком данного логическогоанализатора является необходимостьв источнике эталонных сигналов,Наиболее близким к предлагаемомуявляется логический анализатор, со-:держащий регистр, сумматор по модулюдва, первая группа входов которогосоединена с выходами регистра, а выход сумматора по модулю два - с информационным входом регистра, индикатор, соединенный с выходами регистра, причем проверяемая последовательность поступает на вторую группувходов сумматора по модулю два. Данный логический анализатор позволяетобнаружить однобитовую ошибку в последовательности любой длины и двухбитовую ошибку в последовательности,цлина которой меньше 2 , где г -число разрядов регистра 121 .Однако логический анализатор непозволяет локализовать ошибку, т.е.указать ошибочный разряд последовательности, что имеет важное значениедля диагностики неисправностей, особенно в схемах запоминающих устройств.,ного счетчика и счетного триггерасоединены с входами третьего элемента И-НЕ, выход которого соединен спервым входом второго элемента И-НЕ,выход счетного триггера соединен спервым входом первого элемента И-НЕ,а вторые входы первого и второгоэлементов И-НЕ - со счетным входомдвоичного счетчика с исключеннымнулевым состоянием, выходы двоичногосчетчика и счетного тоиггеоа яв-ляются выходами двоичного счетчика с исключенным нулевым соЦель изобретения - сокращение времени диагностики неисправностей цифровых устройств путем локализации однобитовой ошибки.Поставленная цель достигается тем, что в логический анализатор, содержащий регистр, сумматор по модулю два, первая группа входов которого соединена с выходами регистра, а выходы сумматора по модулю два соединены с информационными входами регистра,индикатор, соединенный с выходами регистра, дополнительно введены дво-.,ичный счетчик с исключенным нулевым состоянием и элемент И, причем втораягруппа входов сумматора по модулю два соединена с выходами двоичного счетчика с исключенным нулевым состоянием, вход начальной установки двоичного счетчика с исключенным нулевым состоянием и вход установки нуля регистра соединены с первой входной клеммой логического анализачтора, счетный вход двоичного счетчика с исключенным нулевым состоянием соединен с второй входной клеммой логического анализатора и с первым входом элемента И, второй вход которого соединен с третьей входной клеммой логического анализатора, а выход элемента И соединен с входом синхронизации регистра.Двоичный счетчик с исключенным нулевым состоянием содержит три эле,мента И-НЕ, двоичный счетчик и счете,ныи триггер, причем счетные входы10913двоичного счетчика и счетного триггера соединены соответственно с выхода-ми первого и второго элементов И-НЕ,входы установки нуля двоичного счетчика и установки единицы счетноготриггера соединены с входом начальнойустановки двоичного счетчика с исключенным нулевым состоянием, выходыдвоичного счетчика и счетного триггера соединены с входами третьего 10элемента И-НЕ, выход которого соединен с первым входом второго элементаИ-НЕ, выход счетного триггера соединен с первым входом первого элементаИ-НЕ, а вторые входы первого и второго элементов И-НЕ - со счетнымвходом двоичного счетчика с исключенным нулевым состоянием, выходыдвоичного счетчика и счетного триггера являются выходами двоичного счетчика с исключенным нулевым состоянием,На фиг.1 приведена функциональная схема предлагаемого логическогоанализатора; на фиг,2 - вариант реализации двоичного счетчика с исключенным нулевым состоянием,Логический анализатор содержит двоичный счетчик 1 с исключенным нулевым состоянием, сумматор 2 по мо дулю два, регистр 3, элемент И 4 и индикатор 5, входные клеммы 6 - 8, элементы И-НЕ 9,10 и 11, двоичный счетчик 12 и счетный триггер 13.Входы начальной установки счетчи 35 ка 1 с исключенным нулевым состоянием н регистра 3 соединены с первой входнойклеммой 8, Счетный вход счетчика 1 с исключенным нулевым состоянием и первый вход элемента И 4 соединены с второй входной клеямой 6, на которую поступают синхроимпульсы. Второй вход элемента И 4 соединен с третьей входной клеммой 7, на которую поступает цифровая последова" 45 тельность. Выходы счетчика 1 с исключенным нулевым состоянием соединены с второй группой входов сумматора 2, первая группа входов которого соединена с входами индикатора 5 и выходами регистра 3, при этом инфор 50 мационные входы последнего соединены с выходами сумматора 2, а вход синхронизации - с выходом элемента И 4. 39 4двоичного счетчика 12 и установкиединицы счетного триггера 13 соединены с входом начальной .установкидвоичного счетчика 1 с исключеннымнулевым состоянием, выходы двоичногосчетчика 12 н счетного триггера 13соединены с входами элемента И-НЕ 11,выход которого соединен с первым входом элемента И-НЕ 10, выход счетноготриггера 13 соединен с первым входомэлемента И-НЕ 9, а вторые входы элементов И-НЕ 9 и 10 соединены сосчетно входом двоичного счетчика 1с исключенным нулевым состоянием,выходами которого являются выходы14 и 15,Логический анализатор работаетследующим образом (фиг.1),Перед началом работы импульсом свходной клеммы 8 счетчик 1 устанавливают в состояние 1. Проверяемую последовательность подают на входнуюклемму 7, на входную клемму 6 подаютсинхроимпульсы, синхронизирующиекаждый разряд последовательности.По переднему фронту синхроимпульсапроисходит запись в регистр 3, а позаднему фронту синхроимпулвса - переключения счетчика . Состояние навыходе регистра опишется уравнениемКЮ=Еж;Ь (1)где к - длина последовательности;К; - значение 1.-го разряда последовательности, К 1 Е0,11Ь - состояние счетчика.на 1-ишаге;Ь; = 1 для 1 2, Ь,0 (2)Суммирование здесь и ниже производится по модулю два.Последовательность с ошибкамиможно представить, в видес =С+)где е - последовательность, содерлщ 11Фщая 0 в правильных разрядах и "1"в разрядах, где произошла ошибка,ТОгда воспользовавшись линейностьюоперации (1) можно записатьк к5 =С(М;+ Р,Ь,=а)2 Ь, (ъ)1:1 1"- 1Счетные входы двоичного счетчика 55 12 и счетного триггера 13 соединены соответственно с выходами элементов И-НЕ, 9 и 10, входы установки нуля где суммирование происходит по индексам 1, равным номерам разрядовс ошибками.Из формул (2) и (3) вытекают следующие выводы: любая однобитовая ошибка будет обнаружена, причем для последовательностей с к ( 2 получим= Р(м 1 (061, :где 1 в ,номер разряда с ошибкой; для к ( 2 любая двухбитовая ошибка будет обнаружена (11 + 2 Ф 0). . ОВозможность локализации одно- битовой ошибки (т.е. указания ошибочного разряда последовательности) обеспечивается тем, что состояния двоичного счетчика 1 с исключенным 5 нулевым состоянием соответствуют номерам разрядов контролируемой логической последовательности. При этом в регистре 3 записана двоичная сумма по модулю два номеров разрядов 20 последовательности, содержащих логи ческую единицу. В случае однобитовой ошибки полученная сумма будет отличаться от правильной на состояние счетчика, соответствующее Моменту 25 ошибки, т.е. при 2, на номер ошибочого разряда. Осуществив сложение по одулю два полученного содержимого егистра 3 с известным правильным, получим номер ошибочного разряда в зо последовательности.Двоичный счетчик с исключенным нулевым состоянием (фиг.2) работает следующим образом. Перед началом работы импульсом с входной клеммы 8 двоичный счетчик 12 устанавливаютв положение "О", а счетный триггер , 13 - в положение "1" (выход 15 играет роль младшего разряда двоичногосчетчика с исключенным нулевым состоянием), До момента времени, когдавыходы 4 и 15 примут состояние рав"ное 1111, двоичный счетчик 12и счетный триггер 3 работают какдвоичный счетчик со сквозным переносом второго разряда. После установки выходов 14 и 5 в состояние1111 выход элемента И-НЕ 1 блокирует через элемент И-НЕ 1 О счетныйвход счетного триггера 13. Следующимсинхроимпульсом с входной клеммы 6через элемент И-НЕ 9 двоичный счетчик 12 переводится в состояние0000, при этом счетный триггернаходится в положении . и схемаустанавливается в исходное состояниеТаким образом осуществляется исключение нулевого состояния двоичногосчетчика.При подключении логического аналн затора показание индикатора отличается при однобитовой или двухбитовойошибке от правильного. При одиночнойошибке сумма по модулю два полученного показания индикатора и правильногодаст номер ошибочного разряда (придлине последовательности меньше 2 ),Таким образом, логический акализатор позволяет обнаружить и, крометого, для последовательностей длинойменьше 2" определить место положенияошибочного бита последовательности,что позволяет ускорить процесс наладки, ремонта и контроля цифровых устройств, например ЭВМ, микропроцессорньп систем и др,1091339 Составитель М.Катановач Техред Л; Мнкеш Коррект Редак М.Яно ятк Вб 4/ ушская н ент",Проектна. Ужгор ППП Заказ 3100/54 Тир ЗНИИПИ Госуда по делам и 113035, Москв
СмотретьЗаявка
3461928, 01.07.1982
НАУЧНО-ПРОИЗВОДСТВЕННОЕ ОБЪЕДИНЕНИЕ ПО РАДИОЭЛЕКТРОННОЙ МЕДИЦИНСКОЙ АППАРАТУРЕ
ВИТЕНБЕРГ ЭДУАРД МОИСЕЕВИЧ, ЛУЦЕНКО ВЛАДИМИР ИВАНОВИЧ, ОСЫКА БОГДАН ВЛАДИМИРОВИЧ, ШВАРЦБАНД ИСАЙ ДАВИДОВИЧ
МПК / Метки
МПК: H03M 13/13
Метки: анализатор, логический
Опубликовано: 07.05.1984
Код ссылки
<a href="https://patents.su/5-1091339-logicheskijj-analizator.html" target="_blank" rel="follow" title="База патентов СССР">Логический анализатор</a>
Предыдущий патент: Адаптивный дельта-кодер для каналов тональной частоты цифровых систем связи
Следующий патент: Реле времени
Случайный патент: Гидропривод дорожной машины