Расширитель импульсов

4 РЕС ЗК 504 СУД АРО ТВЕНО ДЕЛАМ И ОМИТЕТ СССРРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,чен к нулевомура, единичныйвый вход блокас выходом первл и ч а ю щ ицелью расширенности формируедополнительнонулевой вход квым выходом блвторого триггеным входом трерым входом блочетвертый входывенно подключетриггера и вхо(56 ) 1. Авторское свидетельство СССР 9 729832, кл. Н ЪЗ К 5/04, 1980,2. Авторское свидетельство СССР Р 429818, кл. Н 03 К 5/04, 1974,4)(57)1,РАСШИР 11 РЕЛЬ ИМПуЛ 1 СОВ сожаций входную шину, два триггеблок задержки, первый выход которого подключен кнулевому входу первого триГгера, единичный вход которого соединен с входной шиной, второй выход блока задержки подклювходу второго тригге ход которого.и перэадержки соединены го триггера, о тс я тем, что,. с я диапазона длительмых импульсов, в него веден третий триггер, торого соединен с пер ка задержки, а выход а соединен с единичьего триггера и вто-, а задержки, третий икоторого соответсты к выходу третьего ной шине.1014133 510 40 2. Расширитель импульсов по п. 1, о т л и ч а ю щ и й с я тем, что блок задержки содержит источник тактовых импульсов, два элемента И; два сдвиговых регистра, дешифратор, причем выход источника тактовых импульсов соединен с входами синхронизации регистров, последовательные Ф-входы которых соответственно соединены с выходами первого и второго элементов И, первый вход блока задержки соединен с первым входом ,первого элемента И, второй вход кото рого подключен к выходу первого регистра, вход установки в единицу коУстройство относится к импульсной технике и может быть использовано в устройствах дискретной обработ ки информации.Известен форйирователь импульсов, содержащий входную шину, два триггера, линию задержки и два элемента И 1.Недостатком устройства является невозможность формирования импульсов, превышающих по длительности величину задержки линии задержки,Наиболее близким .к изобретению является расширитель импульсов, со:держащий входную шину, два триггера и блок задержки, первый вход которого подключен к нулевому входу первого триггера, единичный вход которого соединен с входной шиной, второй выход блока задержки подключен к нулевому входу второго триггера, единичный вход которого и вход блока задержки соединен с выходом первого триггера2 .Недостатком известного устройства является невозможность формирования одновременно трех импульсов разной длительности, в том числе превышающих по длительности величину задержки блока задержки.Цель изобретения - расширение диапазона длительности формируемых импульсов.Поставленная цель достигается тем, что в расширитель импульсов, содержащий входную шину, два триггера, блок задержки, первый выход которого подключен к нулевому входу первого триггера, единичный вход которого соединен с входной шиной, второй выход блока задержки подклю" чен к нулевому входу второго триггера, единичный вход которого и первый вход блока задержки соединены с выходом первого триггера, дополнительно введен третий триггер, нулеторого соединен с вторым входом блоказадержки, третий вход которого соединен с первым входом второго элемента И, второй вход которого подключен к дополнителвной входной шине,четвертый вход блока задержки соединен с входом установки в единицупервого разряда и с входом установки в нуль остальных разрядов второго регистра, выходы которого соедянены с входами дешифратора, выходкоторого является первым выходомблока задержки, выход 1-го разря.да второго регистра является вторымвыходом блока задержки. вой вход которого соединен с первым выходом блока задержки, а выход вто. рого триггера соединен с единичным входом третьего триггера и вторым входом блока задержки, третий и четвертый входы которого соответственно подключены к выходу третьего триггера и входной шине.При этом в расширителе импульсов блок задержки содержит источник тактовых импульсов, два элемента И,два сдвиговых регистра, дешифратор, причем выход источника тактовых импульсов соединен с входами синхронизации регистров, последовательные -входы которых соответственно соединены с выходами первого и второго элементов И, первый вход блока задержки соединен с первым входом первого элемента И, второй вход которого подключен к выходу первого регист.20 ра, вход установки в единицу которого соединен с вторым входом блока задержки, третий вход которого соеди.нен с первым входом второго элемента И, второй вход которого подключен 25 к дополнительной входной шине, четвертый вход блока задержки соединен с входом установки в единицу первого разряда и с входами установки в нуль остальных разрядов второго 30 регистра, выходы которого соединены с входами дешифратора, выход которого является первым выходом блока задержки, выход 1-разряда второго регистра является вторымвыходом З 5 блока задержки. На чертеже представлена структурная схема расширителя импульсов.Расширитель импульсов содержит входную шину 1, триггеры 2 - 4, блок 5 задержки, в который входят источник б тактовых импульсов, элементы И 7 и 8, регистры 9 и 10, дешифратор 11.Входная шина 1 соединена с единичным входом триггера 2. Инверсный выход триггера 2 соединен с единичным входом триггера 3 и первым входом 12 блока 5 задержки. Инверсный выход триггера 3 соединен с вторым входом 5 13 блока 5 задержки и единичным входом триггера 4, инверсный выход которого соединен с третьим входом 14 блока 5 задержки. Четвертый вход 15 блока 5.з.держки подключен к вход ной шине:1. Первый выход 16 блока 5 задержки (выход деалфратора 11) соединен с нулевыми входами триггеров 2 и 4. Второй выход 17 блока 5 задержки,. (инверсный 1-й выход регистра 10) соединен с нулевым выходом триггера 3. Шина 18 является дополни,тельной входной шиной. Выходы 19 21 расширителя импульсов соответственно соединены с прямыми выходами триггеров 2 - 4. 20Расширитель импульсов работает следующим образом.До поступления по входной шине 1 импульса, подлежащего расширению, триггеры 2 - 4 находятся 25 в исходном нулевом состоянии.При поступлении входного импульса логического нуля происходит последовательное друг за другом переклю. чение в единичное состояние тригге ров 2 - 4. Сигналы уровня логического нуля с инверсных выходов триггеров 2 - 4.поступают на входы блока 5 задержки, причем сигналы с инверсных выходов триггеров 2 и 4 соответственно, поступая через входы 12 и 14 блока 5 задержки на элементы И 8 и 7, устанавливают на их выходах сигналы уровня логического нуля, Сигнал уровня логического нуля с инверсного выхода трйггера 3 через вход 13 блока 5 за держки поступает на потенциальный вход установки в единичное состояние первого разряда сдвигового регистра, устанавливая его в состояние 45 ,логической единицы. Одновременно входной импульс по входной шине :1 через вход 15 блока 5 задержки поступает на установочные входы установки в состояние логической едини цы первого разряда и в состояние логического нуля всех остальных разрядов сдвигового регистра 10, устанавливая на инверсном выходе первого разряда регистра 10 состояние логической единицы ( уровень логической5 единицы, а на"инверсных выходах остальных разрядрв - состояние нуля ( уровень логического нуля). Под действием поступающих с источника б тактовых импульсов на входы синхронизации с сдвигового регистра 9 тактовых импульсов регистр начинает заполняться "1", т.е, с каждым тактовым импульсом разряды регистра последовательно переключаются в сос. 65 тояние логической единицы. Так как количество разрядов регистра 9 мало, то после его полного заполнения единицами с каждым следующим тактовым импульсом происходит подтверждение его единичного состояния. Одновременно поступающие тактовые импульсы переписывают логическую единицу, установленную в первом разряде регистра 10 из первого разряда в последующие, причем так как на выходе, элемента И 8, который подключен к последовательному В-входу регистра 10, уровень логического нуля, то после перезаписи логической единицы из первого разряда во второй в первом разряде устанавливается состояние логического нуля, таким образом, в регистре 10 в каждый момент времени только один разряд находится в состоянии логической единицы. При переключении (-разряда регистра 10 в состояние единицы на его инверсном выходе появляется сигнал уровня логического нуля, который, поступая на вход установки в .нуль триггера 3, устанавливает иа его инверсном выходе кратковременную,(на время, равное одному периоду тактовых импульсов) установку сигнала уровня логической единицы. При переключении со следующим тактовым импульсом -разряда регистра в нулевое состояние, под действием сигнала уровня логического нуля с инверсного выхода триггера 2 на инверсном выходе триггера 3 установится снова сигнал уровня логическо". го нуля. Сигнал на прямом выходе триггера 3 при этом все рассматриваемое время от момента поступления входного импульса остается без изменения (уровень логической единицы), так как на входе установки в единицу триггера 3 сохраняется сигнал уровня логического нуля с инверсного выхода триггера 2.После поступления на регистр 10 и тактовых импульсов все разряды регистра 10 установятся в.состояние логического нуля, и на всех инверсных выходах регистра 10 будут при-. сутствовать сигналы уровня логической единицы, которые, поступая на входы дешифратора 11, установят на его выходе и, следовательно, насоединенном с ним выходе 16 блока 5 задержки сигнал уровня логического нуля, который выключает триггер 2, устанавливая на его инверсном выходе сигнал уровня логической единицы. Таким образом, на выходе триггера 2 заканчивается формирование сигнала длительностью , где- вре мя задержки распространения сигнала в сдвиговом регистре 10 от первого до последнего и-го разряда.Кроме того, сигнал уровня логичес 10 20 40 50 сдвиговом регистре 10 до момента перещключения -го разряда,кого нуля с выхода 16 блока 5 задержки поступает на вход установки в нуль триггера 4, устанавливая на его инверсном выходе, на время действия сигнала с выхода дешифратора 11, сигнал уровня логической единицы.Сигнал на прямом выходе триггера 4 при этом все рассматриваемое время от момента поступления входного импульса остается без измененияуровень логической единицы), так, как на входе установки в единицу триггера 4 сохраняется. сигнал уровня логического нуля с инверсного выхода триггера 3На входы элемента И 8 после переключения триггера 2 начинают действовать два сигнала уровня логической единицы, которые устанавливают на выходе элемента И 8 сигнал уровня логической единицы, который поступает на последовательный О-вход регистра 10. С поступающими тактовыми импульсами от источника б тактовых импульсов сдвиговый регистр 10начинает заполняться единицами,т.е. его разряды начиная с первогопоследовательно с каждым следующимтактовым импульсом переключается вединичное состояние,После переключения в единичноесостояние первого разряда регистра10 на его инверсном выходе устанавливается сигнал уровня логическогонуля, который, поступая на вход дешифратора 11, устанавливает на еговыходе снова сигнал уровня логической единицы.На нулевой вход триггера 4 перестает действовать сигнал уровнялогического нуля, а так как на егоединичном входе продолжает присутствовать сигнал уровня логическогонуля 1 с инверсного выхода триггера 3), то триггер 4 остается в нулевом состоянии и на его инверсном выходе снова появляется сигнал уровня логического нуля.При переключении -го разряда регистра 10 поступающими импульсамисинхронизации в единичное состояниена инверсном выходе -го разрядарегистра 10 установится сигнал-уровня логического нуля, который,поступая на нулевой вход триггера 3,; выключит его.Таким ббразом, на прямом, выходе триггера 3 закончится 4 ормирование сигнала длительностью +, где .1 задержка распространения сигнала в После выключения триггера 3 прекращается,действие сигнала уровня логического нуля с его инверсного выхода на вход установки в единицч 25 35 45 51 первого разряда регистра 9, на последовательный Р -вход которого поступает сигнал уровня логического нуля с выхода элемента И 7 на входе которого присутствует сигнал уровня логического нуля с инверсного выхода триггера 4. Поступающими тактовыми импульеами происходит последовательное переключение разрядов сдвигового регистра 9 в нулевое состояние. После заполнения регистра 9 нулями, т.е. полного переключения его разрядов в нулевое состояние, с выхода последнего рахряда регистра 9 сигнал уровня логического нуля череэ элемент И 8 поступает на Э-вход регистра 10, и с поступлением тактовых импульсов начинается последовательное переключение разрядов регистра 10 в нулевое состояние. Через время, равное 2 б+:+1,", гдезадержка распространения сигнала в сдвиговом регистре 9 от первого до последнего разряда, все разряды регистра 10 установятся в нулевое состояние, на инверсных выходах разрядов регистра 10 установятся сигналы уровня логической единицы, а на выходе дешифратора 11 - сигнал уровня логического нуля, который выключит триггер 4Таким образом, устрой. ство вернулось в исходное состояние. На прямом выходе триггера 4 эа.ончит .ся формирование импульса длительностью 2 Г+Ч:+ сЕсли при включении питания триггеры 2 - 4 установятся не в нулевое состояние, то под воздействием сигна лов, поступающих с выходов 1 б и 17 блока 5 задержки, триггеры 2 - 4 че-. рез некоторое время, определяемое необходимым количеством тактовых импульсов от источника б импульсов, установятся в исходные нулевые состояния.При отсутствии входных импульсов по шине 1 возможна задержка входных импульсов, поступающих по шине 18 на блок 5 задержки. Задержка импульсов составляет величину не болееГ+бр (задержанный импульс может сниматься с любого разрада регистров 9 и 10). Это позволяет дополнительно испольэовать блок 5 задержки для задержки импульсов по шине 18 в промежутки времени, когда расширитель импульсов свободен от формирования импульсов.Ыегистр 9 используется для задержки импульсов по шине 18. Количество разрядов зависит от требуемой величины дозадержки и обычно составляет 1 - 3 разряда, т.е. мож= но вместо регистра 9 испольэовать (при первом разряде), например, В- триггер.Таким образом, при поступлениивходного импульса пЬ шине 1 рас8 1014133 Составитель М. ЛеоноваРедактор О. Юрковецкая Техредт,фанта КорректорВ, Бутяга Заказ 3038/67 1 ираж 934 Подписное ВНИИПИ Росударственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д.4/5филиал ППП фПатентф, г.ужгород, ул. Проектная, 4 7ширитель импульсов формируеттри импульса длительностью Я, Ъ, иВэ, где В =В.; сеГ+цФэ = ке+цчГр.Данное построейие расширителя им.". пульсов позволяет расширить его функ. цнональнне воэможности за счет уве личения количества и расширения.диапазона длительностей формируеьнх импульсов.В известном устройстве формируется импульс, длительность которого 10 равна "Йеличине задержки блока задержви. В предлагаемом устройствеФормируются одновременно три импуль-а, длительность которых равна1 ч ".3 фЫ+3 ъ = И+ч+ЙР. Кроме того, в промежутках времени между формированием расширенных ив- пульсов возможна задержка импульсов, поступакнцих по шине 18 на время не более Г+Фр.