Устройство для сравнения -разрядных двоичных чисел

Союз СоветеиинСоциапистичесиикреспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51). (л с присоединением заявки М -8 06 Т 7/04 3 Ъвударстеенный камнтет СССР нв делам изобретений и открытийДата опубликования описания 23.12.824(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ Фи-РАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛИзобретение относится к автоматике и вычислительной технике и может быть" использовано в цифровых вычислительных системах, выполненных на узлах с большой степенью интеграции,Известно устройство для выделения экстремального из таей-разрядньм двоич. ных чисел, содеркашее ЮИ -разрядньм регистров, И трехвходовьм элементов И и один т 1 входовой элемент ИЛИ на кажо дое из )идвоичных чисел. Прямые выходы регистров поразрядно соединены с входами ти-входовых элементов ИЛИ 1.11 . Известно также устройство для опре т 5 деления экстремального из И чисел, содержащее связанные соответствующим образом регистр, полусумматор, элемент И-НЕ,)и узлов. сравнения, каждый из которых содержит полусумматор, элемент 20 запрета, р -фгриггер, элемент И-НЕ 21,Недостатком известных устройств является низкое быстродействие. 2Наиболее близким к изобретению яв-" ляется устройство для поиска экстремальных значений, содеркашее группу элементов ИЛИ, две группы элементов И, группу элементов НЕ, блок запуска, блок фиксаций значений параметра, блок фикса ции адреса, разрядные элементы И и ИЛИ, причем выходы первых разрядов всех регистров непосредственно, а выходы остальньм разрядов регистров через первые разрядные элементы И соединены с вхо дами соответствующих элементов ИЛИ группы, выходы которых соединены с входами группы элементов НЕ и информа- ционными входами элементов И первой группы, управляющий вход которой соеди нен с управляющим входом элементов И второй группы и с первым выходом блока запуска, вход которого соединен с вхо дом устройства, выходы эяементов И первой группы соединены с информационными входами блоков фиксации значения параметра, управляющие входы которого сое динены с выходами элементов И второйОЗ 3 с,д группы, первый выход группы элементов НЕ непосредственно, а остальные - через вторые разрядные элементы И соединены с первыми входами разрядных элементов ИЛИ всех регистров, вторые входы которых, кроме соответствующих первому разряду всех регистров; соединены с выходами соответствующих первых разрядов элементов И, вторые входы разряд ных элементов ИЛИ, саответствуюших перЛО вому разряду, соединены с его выходом непосредственно, выходы разрядных элементов ИЛИ каждого регистра, кроме последнего, соединены с входами первого и второго разрядных элементов И последую ших разрядов, выходы разрядных элементов ИЛИ последнего разряда всех регистров соединены с информационными входами второй группы элементов И 1 3 ) .. Недостатком устройства является его2 О сложность.Цель изобретенияупрощение .устройства.Поставленная цель достигается тем,25 что устройство для сравнения ЮИ -разрядных двоичных чисел, содержащее регистры памяти, многовходовые элементы ИЛИ, разрядные элементы И, регистр результата, управляющие элементы И, причем прямые выходы первых разрядов всех регистров памяти непосредственно, а прямые выходы остальных разрядов регистров памяти через разрядные элементы И соединены поразрядно с входами соответствующих многовходовых элементов ИЛИ, выходы которых соединены с первыми входами соответствующих управляющих элементов И, содеркит элементы задержки, элементы И-НЕ, блокирующие элементы И, причем инверсные выходы разрядов О регистров памяти соединены с первыми входами соответствуюших элементов И-НЕ, вторые входы элементов И-НЕ соединены поразрядно с выходами соответствующих управляющих элементов И, выходы элемен 45 тов И-НЕ первых разрядов соединены с первыми входами блокирующих элементов И вторыхразрядов, а выходы элементов И-НЕ последующих разрядов соединены с первыми входами соответствующих блоО кируюших элементов И, к вторым входам которых подсоединены выходы соответствующих блокирующих элементов И предыдушего разряда, вход управления началом работы устройства соединен с вторым 55 входом первого управляюшего элемента И и с входом первого элемента, задержки, выход каждого -го элемента задержки(= 1,и, где и - разрядность сравниваемых двоичных чисел) соединен с входом (К + 1)-го элемента задержки и вторым входом ( К+ 1)- управляющего элемента И, выход (И - 1)-го элемента задеркки соединен с выходом устройства и вторым входом И -го управляющего элемента И, выходы элементов И-НЕ каждогоразряда соединены с входом соответствуюшего разрядного элемента И.На чертеже представлена функциональная схема устройства,Устройство содержит элементы И-НЕ1, блокирующие элементы И 2, регистры 3памяти, разрядные элементы И 4, многовходовые элементы ИЛИ 5, управляющие элементы И 6 элементы 7 заде ркки, вход 8 управления началом работы, выходную шину9 устройства, регистр 10 результата.Перед началом работы в регистры 3памяти заносится ии -разрядных чисел,регистр 10 устанавливается в нуль.Сигнал начала операции поступает свхода 8 управления началом работы навход управляющего элемента И 6, разрешая прохождение через него сигнала свыхода многовходового элемента ИЛИ 5,который имеет единичный уровень в случае, если в старшем разряде, хоть быодного из сравниваемых чисел, записанаединица, сигнал с выхода управляющегоэлемента И 6 поступает на установочныевходы первого разряда регистра 10 результата, подается на вторые входы всех эле 2.ментов И-НЕ 1, 11, , 1, на первыйвход каждого из которых поступает сигнал с инверсного выхода соответствуюшего разряда регистра 3 , 3, , 3, памяти, на выходе элементов И-НЕ 11 , . , 1 сигнал нулевого уровня формируется в случае, если на выходе элемента ИЛИ 5 зафиксирован сигнал единичного уровня, а в соответствующем разряде регистра 3 памяти записана единица.Указанным нулевым сигналом,формируемым на выходе )"-го элемента И-НЕ(Е 1 1,2 и), последовательно формируется сигнал нулевого уровня на выходахблокирующих элементов И 2 22, .которыми также последдвательно закрываются разрядные элементы И 4, 44,исключая, таким образом, "-е число издальнейших тактов поразрядного сравнения,Сигнал с входа 8 управления началом, работы, задержанный элементом 7, задержки, поступает на вход управляющего элемента И 61, разрешая обработку описанным способом второго разряда чисел, не03 Ьоно содержит элементь 1 заделки, элементы И-НЕ, блокирующие элементы И, причем инверсные выходы разрядов регистров памяти соединены с первыми входами соответствуюших элементов И-НЕ, вторые входы элементов И-НЕ соединены поразрядно с выходами соответствующих управляющих элементов И, выходы элементов И-НЕ первых разрядов соединены с первыми входами блокируюших элементов И вторых разрядов, а выходы элементов И-НЕ последуюших разрядов соединены с первыми входами соответствующих блокирующих элементов И, к вторым входам которых подсоединены выходы соответствующих блокируюших элементов И предыдущего разряда, вход управления началом работы устройства соединен с вторым входом первого управляющего элемента И и с входом первого элемента задеркки, выход каждого К -го элемента задержки ( К= 1, И, где И- разрядность срав.ниваемых двоичных чисел) соединен с входом (К+ 1)-го элемента задержки и вторым входом ( К+ 1)-го управляющего элемента И, выход (И)-го элемента задержки соединен с выходом устройства и вторым входом И-го управляюшего элемента И, выходы элементов И-НЕ каждого разряда соединены с входом соотъветствуюшего разрядного элемента И. 5 ММисключенных из процесса сравнения приобработке первого разряда. Аналогичнопроизводится обработка всех разрядов,. причем последовательно сигналом с выходов управляюших элементов И записывается код в соответствующий разряд регистра результата, По окончании обработки,всех И разрядов сигнал с выхода элемента 7 А задеркки поступает на выходную31 Ошину 9 устройства.В предлагаемом устройстве элементы .7 задержки должны обеспечивать прохождение сигнала на время, равное срабатыванию пяти логических элементов (элементов И-НЕ, блокирующих элементов И,15разрядных элементов И, многовходовогоэлемента ИЛИ, управляюшего элементаИ),При использовании данного техническо.го решения сокращается количество приме 20няемого оборудования за счет уменьшенияэлементов ИЛИ. ф ормула изобретения 25 Устройство для сравнения ЩИ -разрядных двоичных чисел, содержашее регистры памяти, многовходовые элементы ИЛИ, разрядные .элементы И, регистр результа та, управляюшие элементы И, причем прямые выходы первых разрядов всех регистров памяти непосредственно, а прямые выходы остальных разрядов регистров памяти через разрядные элементы И сое 35 динены поразрядно с входами соответствуюших многовходовых элементов ИЛИ, выходы которых соединены с первыми входами соответствующих управляюших элементовИ, отличающееся 40 .тем, что, с целью упрощения устройства,Источники информации,принятые во внимание при экспертизе 1. Авторское .свидетельство СССР514291, кл 606 Т 7/02, 1976. 2. Авторское свидетельство СССРеддктор 8 Тираж 731 Под ИИПИ Государственного комитета СССРдо делам изобретений и открытий 3035, Москва, Ж, Раушская набд аз 9924 исное илиад ППП "Патент", г. Ужгород, ул. Проект Составитель А. СуздалевТехред Т,Маточка Корректор Г. Решетник