Делитель частоты следования импульсов

(23) Приоритет- Опубликовано 150582Бтоллетень М Дата опубликования описания 1 5 . 05 . делам изебретени 3) УДК 621.374. ,4(088.8) н открытк(71) Заявит 54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ 5 20 Изобретение относится к автоматике и импульсной технике, и может быть использовано в устройствах, где необходимо деление частоты следования импульсов на 11 и 11/2.По основному авт.св. й 841124 известен делитель частоты следования импульсов, содержащий элементы И-НЕ и четыре разряда, каждый из которых состоит из триггера памяти и коммутационного триггера, нулевой вход которого в первом и втором разрядах, единичный вход в третьем и четвертом разрядах и первый вход второго элемента И-НЕ соединены с входной шиной, единичный выход триггера памяти в первых двух разрядах соединен с единичным входом коммутационного триггера этого разряда, единичный выход коммутационного тригера первого разряда соединен с первым входом первого элемента И-НЕ, выход которого подключен к нулевому входу коммутационного триггера второго разряда, к еди ничному входу коммутационного триггера третьего разряда и к третьему входу второго элемента И-НЕ, нулевойвыход - с единичным входом триггерапамяти данного разряда, единичныйвыход триггера памяти второго разряда соединен с четвертым входом второго элемента И-НЕ,.нулевой выходкоммутационного триггера второго разряда соединен с единичным входомтриггера памяти данного разряда, снулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторыми входами первого и второго элементов И-НЕ, выход второгоэлемента И-НЕ соединен с единичнымйвходами коммутационного триггера итриггера памяти третьего разряда, сединичным входом коммутационноготриггера четвертого разряда, с единичным входом триггера памяти второгоразряда, с нулевыми входами коммутационного триггера и триггера памятипеового разряда и с третьим входом3 . 92865первого элемента И-НЕ, нулевой выход.триггера памяти третьего разряда соединен с нулевыми входами коммутационного триггера и триггера памяти второго разряда, нулевой выход триггерапамяти в третьем и ч етвертом разрядахсоединен с нулевым входом коммутацион ного триггера этого разряда, единичный выход коМмутационного триггератретьего разряда соединен с нулевым 19входом триггера памяти данного разряда, с единичными входами коммутационного триггера и триггера памяти четвертого разряда, с нулевым входомкоммутационного триггера второго разряда, с нулевымй входами коммутационного триггера и триггера памяти пер-,вого разряда и с четвертым входомпервого элемента И-НЕ, нулевой выход - с единичным входом коммута- . 29ционного триггера четвертого разряда,единичный выход коммутационного триггера четвертого разряда соединен снулевым входом триггера памяти данного разряда, с нулевым входом триггера памяти и нулевым и единичнымвходами коммутационного триггератретьего разряда, с нулевым входомкоммутационного триггера второго разряда и с нулевыми входами коммутационного триггера и триггера памятипервого разряда 13.Однако известное устройство непозволяет осуществлять деление частоты следования импульсов на 11/2,ЗЗЦелью, изобретения является расширение функциональных возможностейделителя частоты следования импульсов.Цель достигается тем, что в де- Ф 9литель частоты следования импульсов,содержащийэлементы И-НЕ и четыреразряда, каждый из которых состоитиз триггера памяти и коммутационноготриггера, нулевой вход которого в 4 упервом и втором разрядах, единичныйи нулевой,.входы в третьем разрядеи единичный вход в четвертом разряде,соединены с входной шиной, единичныйвыход триггера памяти в первых двух 9разрядах соединен с единичным входомкоммутационного триггера этого разряда, единичный выход коммутационноготриггера первого разряда соединен спервым входом первого элемента И-НЕ,выход которого подключен к нулевомувходу коммутационного триггера второго разряда, нулевой выход - с единичным входом триггера памяти данного разряда, нулевой выход коммутационного триггера второго разряда соеди.нен с единичным входом триггера памяти данного .разряда с нулевыми входами коммутационного триггера и триггера памяти первого разряда и свто.рым входом первого элемента И-НЕ, нулевой выход коммутационного триггератретьего разряда соединен с первымвходом второго элемента И-НЕ, с нулевым входом коммутационного триггеравторого разряда и с нулевыми входамикоммутационного триггера и триггерапамяти первого разряда, единичный выход коммутационного триггера четвертого разряда соединен с нулевыми входами коммутационного триггера и триггера памяти третьего разряда, с нулевым входом коммутационного триггера второго разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторымвходом второго элемента И-НЕ, выходкоторого соединен с единичным входомкоммутационного триггера четвертогоразряда, а выход первого элементаИ-НЕ соединен с единичным и нулевымвходами коммутационного триггератретьего разряда, выход второго элемента И-НЕ соединен с нулевым входомкоммутационного триггера третьегоразряда, единичный выход которого,соединен с единичным входом коммутационного триггера четвертого разряда, с единичными входами триггеровпамяти второго и третьего разрядов,с нулевыми входами коммутационноготриггера и триггера памяти первогоразряда и с третьим входом первогоэлемента И-НЕ, нулевой выход коммутационного триггера третьего разряда соединен с единичными входамикоммутационного триггера и триггерапамяти четвертого разряда, с нулевымвходом триггера памяти третьего разряда и с четвертым входом первогоэлемента И-НЕ, нулевой выход тригге.ра памяти третьего разряда соединенс третьим входом второго элементаИ-НЕ, единичный выход коммутационноготриггера четвертого разряда соединенс нулевым входом триггера памяти четвертого разряда, нулевой выход которого соединен с нулевым входом коммутационного триггера четвертого разряда, единичный выход триггера памятинулевой выход коммутационного триггера второго разряда подключен к единичным входам коммутационного 1 риггеФормула изобретения Делитель частоты следования им- пульсов по а.вт,св, М 841124,.о т 5 9286ра третьего разряда, нулевой выходтриггера памяти которого соединен снулевыми входами коммутационного триггера и триггера памяти второго разряда, введены два дополнительных5элемента И-НЕ, первый и второй входыпервого из которых соединены соответственно с нулевым выходом коммутационного триггера и единичным выходомтриггера памяти первого разряда, третий и четвертый входы - с единичнымивыходами. соответственно коммутационного триггера и триггера памяти третьего разряда,а выход и единичныйвыход коммутационного триггера четвертого разряда соединены соответст-венно с первым и вторым входами вто-.рого дополнительного элемента И-НЕ.На чертеже представлена структурная схема устройства.20Устройство содержит входную шину1, элементы И-НЕ 2 и 3, элементыИ-НЕ 4-11, попарно образующие коммутационные триггеры четвертого - первого разряда, элементы И-НЕ 12-19, дпопарно образующие триггеры памятиэтих же разрядов, дополнительные эле: менты И-НЕ 20 и 21 и выходную шину 22.Устройство работает следующим образом. 30В исходном состоянии триггеры памяти находятся в нулевом состоянии,а входной сигнал, поступающий по шине1, отсутствует и равен логическомунулю, В этом случае на выходах элементов И-НЕ 3, 10, 9, 19, 17, 15, 13и 21 - логический нуль, а на выходахостальных элементов - логическаяединица, поэтому с приходом, первогосчетчика импульса .срабатывает толькоэлемент И-НЕ 4, устанавливая триггерпамяти первого разряда в единичноесостояние. В паузе после первого счет.ного импульса на выходе элемента И-НЕ3 появляется сигнал логической единицы. С приходом второго счетного импульса срабатывает элемент И-НЕ 6,устанавливая триггер памяти второгоразряда в единичное состояние, а триггер памяти первого разряда - в нуле 50вое состояние. Третий счетный импульсвызывает срабатывание элемента И-НЕ4 и триггер памяти первого разрядаснова устанавливается в единичноесостояние,В. паузе после третьего счетного им 55пульса на выходе элемента И-НЕ 3 появляется логическая единица,а посколькутриггер памяти второго разряда находит 57 6ся в единичном состоянии, то с приходчетвертого счетного импульса срабатывает элемент И-НЕ 2, устанавливающий триггеры памяти первого и второгоразрядов в нулевое состояние, а триггер памяти третьего разряда - в единичное состояние.Пятый счетный импульс снова устанавливает триггер памяти первого разряда в единичное состояние. В паузепосле пятого счетного импульса навходах элемента И-НЕ 20 присутствуютсигналы логических единиц, а следовательно, на выходе элемента И-НЕ 21появляется сигнал логической единицы,который поступает на выходную шину 22,С приходом шестого счетного импульса срабатывает элемент И-НЕ 8, устанавливающий триггера памяти четвертого разряда в единичное состояние,а триггеры памяти первого, второгои третьего разряда в нулевое состояние, что вызывает прекращение формирования сигнала логической единицына выходе элемента И-НЕ 21. Далеесчет импульсов продолжается аналогично описанному.приходом одиннадцатого счетногоимпульса срабатывает элемент И-НЕ11 и с его выхода сигнал, равный логическому нулю, поступает через элемент И-НЕ 21 на выходную шину 22 иодновременно устанавливает все триггеры памяти в нулевое состояние. Впаузе после одиннадцатого импульсана выходе элемента И-НЕ появляетсялогическая единица., а на выходе элемента И-НЕ 21 - логический нуль, иустройство устанавливается в исходноесостояние.Таким образом, на одиннадцать входных импульсов схема выдает два им"пульса на выходную шину 22, т,е. осуществляется деление на 11/2. При этомкоэффициент деления 11 может бытьполучен, например, с выходов элементов И-НЕ 11 и 19,Введение двух дополнительных элементов И-НЕ обеспечивает расширениефункциональных воэможностей известного делителя частоты следования импульсов на 11, позволяя одновременноосуществлять деление частоты следования импульсов на 11/2,928 б 57 10 ИПИ Заказ 328/77 Тираж Подписно филиал ППП "Патент", г. Ужгород, ул. Проектная,личающийся тем, что, сцелью расширения функциональных возможностей, в него введены два дополнительных элемента И-НЕ, первый ивторой входы первого из которых соедйнены соответственно с нулевым выходом коммутационного триггера и единичным выходом триггера памяти первого разряда, третий и четвертыйвыходы - с единичными выходами соответственно коммутационного триггера и триггера памяти третьего разряда,а выход и единичный выход коммутационного триггера четвертого разрядасоединены соответственно с первым ивторым входами второго дополнительного элемента И-НЕ. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР М 8 Й 112 Й, кл. Н 03 Ы 23/00, 28.09.79.