Многоканальное устройство приоритета

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических республик(22) Заявлено 301078 (21) 2678276/18-24 с присоединением заявим Йо(23) Приоритет 9 06 % 9/46 Государственный комитет СССР по делам изобретений и открытий(72) Авторы изобретения В. А. Иванов и В. В. Иванов Ордена. Ленина институт кибернетики АН Украинской ССР(54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА Изобретение относится к вычислительной технике, в частности к устройствам приоритета и может быть использовано в вычислительных системах с несколькими процессорами использующими через единую магистраль общие внешние устройства.Известно многоканальное устройство приоритета, содержащее в каждом канале четыре триггера, формироватеЛь, девятнадцать элементов И, три элемента ИЛИ, транзисторы 1.Недостатками устройства являются:а),низкая надежность и необходи мость отключения всей системы при изменении числа процессоров из.-за последовательного соединения каналов кольцевой линией;б)отсутствие возможности оператив ного изменения приоритетов процессоров без изменения порядка подключения процессоров к линии опроса;в) большое количество линий,Наиболее близким по технической сущности и достигаемому положительному результату к предлагаемому является многоканальное устройство при оритета, состоящее из подключенных к процессорам шинами запроса, кана%лов, каждый из которых содержиттриггер и логические элементы. Выделение наиболее приоритетного запросапроцессора на занятие общей магистрали выполняется с помощью линии,последовательно соединяющей каналыв замкнутый контур. Устройство функционирует таким образом,что текущийприоритет процессора, выставившегозапрос, зависит от места включенияего канала в замкнутом контуре поотношению к процессору, занимающемумагистраль в данный момент 21,Недостатками устройства являют-ся: .а) низкая надежность, вызывающаяполную неработоспособность вычислительной системы при отключении питания хотя бы в одном процессоре; атакже необходимость отключения всейсистемы при изменении числа процессоров, из-эа разрыва кольцевой линиирботсутствие возможности оперативного изменения приоритета процессорови зависимость приоритета от местаподключения процессора к кольцевойлинии,Цель изобретения - повышение надежности и расширение функциональныхвозможностей за счет оперативного изменения дисциплины обслуживания.Поставленная цель достигается .тем, что в многоканальное устройство приоритета, содержащее в каждом кана. ле триггер, два элемента И и элемент НЕ, введены в каждый канал дополнительный триггер, третий элемент И, элемент ИЛИ, элемент задержки и формирователь импульсов, причем первый вход первого триггера канала соединен с соответствующим входом первой группы управляющих входов устройства, второй вход первого триггера канала соединен с соответствующим . входом второй группы управляющих входов устройства, выход первого 15 триггера канала соединен с первым входом первого элемента И канала и с входом формирователя импульсов канала, выход формирователя импульсов канала соединен с первыми входами эле- Щ мента ИЛИ канала и второго элемента И канала, выход формирователя импульсов канала через элемент задержки канала соединен с первым входом третьего элемента И канала,а через элемент НЕ канала - с вторым входом первого элемента И канала, выход второго триггера канала соединен с вторым входом второго элемента И канала и с соответствующим выходом первой группы выходов прерывания устройства, выход второго элемента И канала соединен с соответствующим выходом второй группы выходов прерывания устройства, каждый запросный вход устройства соединен с вторым входом третьего элемента И35 и первым, вторым входом второго триггера соответствующего канала, выход первого элемента И канала соединен с вторым входом элемента ИЛИ канала, выход элемента ИЛИ канала соединен с 40 третьим входом второго триггера канала, выходы формирователей импульсов каналов объединены между собой, а выход третьего элемента И канала соединен с .третьим входом первого триггера канала.На чертеже представлена структурная схема устройства.Устройство содержит процессоры 1,внешние устройства 2(или блоки памятиО общую магистраль 3. Многоканальноеустройство 4 приоритета содержитканалы 5, объединенныесвязью 6 линиязанятия магистрали) входы 7, образующие первую группу управляющих входовустройства, входы 8, образующие вторую группу управляющих входов устройства, выходы 9, образующие вторую группу выходов прерывания, выходы10, образующие первую группу выходовпрерывания, входы 11, образующие груп-Юпу запросных входов устройства, акаждый канал содержит триггеры 12 и13, элементы И 14-16, элемент ИЛИ 17,элемент НЕ 18, элемент 19 задержки,формирователь 20 импульсов. . 65 Устройство работает следухим образом.В исходном состоянии, когда общая магистраль 3 не занята и нет запросов со стороны процессоров 1, на линии б занятия магистрали 3 находится высокий потенциал, а триггеры 12 и 13 сброшены, При появлении запроса в одном из процессоров 1 на входе 11 запроса процессора 1 появляется положительный потенциал который, в подключенном к нему канале 5, через, элемент И 16 включает триггер 12, сигнал с единичного выхода которого через формирователь 20 устанавливает нулевой потенциал на линии б занятия магистрали, которая в этом состоянии фиксирует занятие общей магистрали 3. Этот же сигнал через элемент И 14 и элемент ИЛИ 17 передним фронтом включает триггер 13, сигнал с единичного выхода которого по выходу 9 прерывания извещает процессор 1 о том, что общая магистраль 3 процессором 1 занята. После получения этого сообщения процессор 1 устанавливает на входе 11 запроса нулевой потенциал и устанавливает триггер 13 в исходное состояние. Формирователь 20 осуществляет формирование импульсов по мощности, длительности и их инверсию, Формирователь 20 выполняется с открытым коллектором на выходе и может быть реализован любым из известных способов,в частности элементом НЕ с открытым коллектором. Параллельное подключение нескольких формирователей 20 к линии б занятия магистрали позволяет формировать сигнал на этой линии в соответствии с функцией логического элемента или с инверсией, причем отключение питания формирователя 20 не влияет на об - щее состояние линии б занятия магистрали.После выполнения сеанса связи процессора 1, занявшего общую магистраль 3, с одним из внешних устройств 2 по общей магистрали 3, на входе 8 управления этого процессора появляется импульс сброса, который устанавливает триггер 12 в исходное состояние. Триггер 12 через формирователь 20 устанавливает на линии 6 занятия магистрали положительный потенциал, который сигнализирует остальным каналам 5 о том, что общая магистраль 3 свободна. Если сигналы запроса от. нескольких процессоров 1 приходят в интервале времени, когда общаямагистраль 3 занятэ, то установка триггера 12 блокируется на входе элемента И 16 нулевым потенциалом, приходящим с линии б занятия магистрали. Сигналы запроса от процессоров1 сохраняются до момента освобожФормула изобретения линия общей магистрали 3. В моментосвобождения общей магистрали 3 налинии б занятия магистрали появляетсяположительный потенциал, которыйпо переднему фронту через элементИЛИ 17 устанавливает триггер 13во всех каналах 5, в которых установлен запрос. Сигнал с единичноговыхода триггера 13 поступает на выход 9 прерывания. Выполнение текущих программ в процессорах 1, установивших запросы при получении сигналов на выходах 9 и 10, прерывается.После отработки прерывания процессоры 1 выполняют опрос выходов 10 прерывания,по состоянию которых определяется занятость общей магистрали 3.Если на выходе 10 прерывания находится положительный потенциал, процессор1 по входу 7 управления устанавливает в единицу триггер 12 единичный выход которого, через формирователь 20 устанавливает налинии б занятия магистрали нулевой потенциал, сигнализирующийо занятии общей магистрали 3. Нулевой потенциал на линии б занятия общей магистрали через элемент И 15 25изменяет потенциал на выходе 10 прерывания. Изменение потенциала навыходе 10 прерывания сигнализируетпроцессору 1, установившему триггер12, о занятии им общей магистрали 3, 30а остальным процессорам 1 блокируетвозможность установления в каналах 5,триггер 12. Таким образом, приоритетпроцессора 1 определяется интервалом времени от начала получения прерывания об освобождении общей магистрали 3 до установления триггера 12,при этом, чем интервал времени больше, тем ниже приоритет процессора.Этот временный интервал может задаваться в процессоре 1 и изменятьсяпрограммным путем.Время задержки элемента 19 задержки должно быть больше максимальноговременного интЕрвала программно заданного в процессоре 1 с наименьшим приоритетом, Это необходимо .длятого, чтобы любой запрос, появив-.шийся в интервале от начала моментапрерывания процессоров 1 до истечения максимального программно заданного интервала времени в процессоре1 с наиМеньшим приоритетом, был заблокирован и не выдавал установкутриггера 12,55Введение новых элементов и связейпозволяет повысить надежность системы и упростить коммутацию процессорбв 1 при ее расширении. Это обуславливается тем, что в устройстве 1 каналы 5 соединяются не последовательно, кольцевой линией, а параллельнос линией б занятия магистрали, причем отключение питания в одном изканалов 5 не влияет на состояние этойлинии. 65 Для оценки надежности изобретения предположим, что интенсивность.отключения питания в-ом канале для всех каналов, как в известном устройстве, так и в предлагаемом одинакова и подчиняется экспоненциальному распределению, Тогда для последовательного соединения каналов время Т наработки на отказ равно где П - количество каналов. Параллельное соединение каналов с точки зрения надежности можно рассматривать как случай резервирования одного канала и -1 резервными, Тогда в соответстйии с известной формулой время Т наработки на отХказ изобретения равно1Т= Яй.;Выигрыш в надежности К равен Так, например, для и -5 и Ъ: =0,01 - К,4, т. е, надежность увеличивается примерно в 11,4 раза.Так как величины временных ин - тервалов, определяющие приоритет процессоров 1 устанавливаются программно, то эти интервалы и приоритеты процессоров 1 могут быть изменены, например, рдним из процессоров 1, выполняющим управляющие Функции в системе посредством передачи информации об изменении приоритета по общей магистрали 3. Этот Фактор позволяет обеспечить возможность оперативного изменения приоритета процессоров 1 без их переком-мутации и независимость их текущего приоритета от места подключения к линии занятия магистрали б,Многоканальное устройство приоритета, содержащее в каждом канале триггер, дваэлемента И и элемент НЕ, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и расширения функциональных возможностей за счет оперативного изменения дисциплины обслуживания, оно содержит в каждом канале дополнительный триггер, третий элемент И, элемент ИЛИ, элемент задержки и формирователь импульсов, причем первый вход первого триггера канала соединен с соответствующим входом первой группы управляющих входов устройства, второй вход первого триггера канала-Составитель ф. Шагиахметоведактор Л. Кеви Техред М.Голинха Корректор С,Щомак з 10 56/67 Тираж 756ВНИИПИ Государственного комитета Спо Делам изобретений и открытий113035, Москва, Ж, Раушская на ПодписноеР 4/5 иал ППП Патент", г. Ужгоро оектная,4 Тв7соединен с соответствующим. входом второй группы управляющих входов уст- ройства, выход первого триггера кана,ла соединен с первым входом первого элемента И канала и с входом формирователя импульсов канала выход формирователя импульсов канала соединен с первыми входами элемента ИЛИ канала и второго элемента И канала, выход формирователя импульсов канала через элемент задержки канала соединен с первым входом третьего элемента И канала, а через элемент НЕ канала - с вторым входом первого элемента И канала, выход второго триггера канала соединен с вторым входом второго элемента И канала и с соответствующим выходом первой группы выходов прерывания устройства, выход второго элемента И канала соединен с соответствующим выходом второй группы выходов прерывания устройства, каждый запросный вход устройства соединен с вторым входом третьего .элемента И и первым, вторым входомвторого триггера соответствующегоканала, выход первого элемента И ка-нала соединен с вторым входом, элементаИЛИ канала, выход элемента ИЛИ канала соединен с третьим входом второго триггера канала, выходы формирователей импульсов каналов объединенымежду собой, а выход третьего элемента И канала соединен с третьимвходом первого триггера канала. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР М 317064, кл. С 1 06 Р 9/18, 1969. 2, Патент США Р 3629854, кл. 340172.5, 1968 (прототип).