Делитель частоты на четыре, пять

Соиаз СоветскнкСоцнвлистмческикРеспублик ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1 744996(23) Приоритет ео делам изооретеиий и открытий(54) ДЕЛИТЕЛЬ ЧАСТОТЫ НА ЧЕТЫРЕ ПЯТЬ1Изобретение относитчя к автоматике и вычислительной технике и может быть использовано в устройствах, где необходимо деление последовательности импульсов .на ,четыре, пять.Известны делители частоты, выполненные на логических элементах, которые делят последовательность импульсов на четыре, пять ГЯ, ИПервое из известных устройств содер 1 О жит разряды, кажшай из которых выполнен на триггере намяли, коммутационном триггере и элементе И-НЕ 1 Ц,Однако оно имеет большое количество оборудования и обладает низкой надежноо 15 тью.Второе из известных устройств выбираетси в качестве прототипа, Оно содержит четыре рмряда, каждый из которых состоит из триггера памяти, коммутационного триггера и схемы И-НЕ, причем в каждом из первых трех разрядов единичный выход триггера памяти соединен с единичным щсодом коммутационного триггера, нуле 2вой выход которого связан с единичнымвходом триггера памяти данного разряда,с нулевыми входами триггеров памяти икоммутационных триггеров всех предыдущих разрядов и со входом схемы И-НЕпредыдущего разряда, единичный выход коммутационного триггера первого разрядасоединен со анодом схемы И-НЕ этого разряда, выход которой соединен с обоимивходами коммутационного триггера второгоразряда, а единичный выход коммутационного триггера второго разряда - со входомсхемы И-НЕ этого разряда, выход которой подключен к обоим входам коммутационного триггера третьего разряда и - входсхемы И-НЕ четвертого разряда, выходсхемы И-НЕ четвертого разряда соединен с единичным входом триггера памяти этого разряда, нулевой вход которого связанс единичным выходом коммутационного триггера четвертого разряда, а шина тактирующего сигнала - с нулевыми входами коммутационных триггеров первых терех разрядов, со входом схемы И-НЕ и с еди- сничным входом коммутационного триггерачетвертого разряда.Однако известное устройство выполнено на большом количестве оборудования,поскольку в четвертом разряде содержитдополнительный элемент И-НЕ, кроме тсго, для организации деления частоты на4, 5 требуется еще минимум четыре элемента И-НЕ с большим числом межразрядных связей. Это существенно снижает общую надежность устройства.Целью изобретения является повышениейадежности работы устройства,Это достигается тем, что в делителечастоты на четыре, пять, содержащем выходной элемент И-НЕ и четыре разряда,каждый из которых состоит из коммутационного триггера, триггера памяти, выполненных на перекрестно соединенных эле=ментах И-НЕ, и элемент И-НЕ, причем вкаждом из первых трех разрядов единичный выход триггера памяти соединен с единичным входом коммутационного триггера,нулевой выход которого связан с единичным входом триггера памяти данного разряда, с нулевым входом, триггера памятии с нулевым входом коммутационного триггера предыдущего разряда, ед 1 шичный выход коммутационного триггера первого разряда соединен со входом элемента И-НЕэтого разряда,. выход которого подключенк нулевому и единичному входам коммутационного триггера второго разрЯда, еди=ничный выход коммутационного триггеравторого разряда - со входом элементаИ-НЕ этого разряда, выход которого подключен к нулевому и единичному входамкоммутационного триггера третьего разряда и ко входу элемента И-НЕ четв:.рто=го разряда, выход которого соединен сединичным входом триггера памяти этогоразряда, нулевой вход которого связан сединичным выходом коммутационного триг:гера четвертого разрчда, а шина тактирующего сигнала соединена с нулевыми вхо дами коммутационных триггеров первыхтрех разрядов, со входом элемента И-НЕи с единичным входом коммутациот,ноготриггера четвертого разряда, входы эле=мента И-НЕ третьего разряда соединеныс выходами элемента И-НЕ и единичнымвыходом триггера памяти четвертого раз -ряж, а выход - со входом выходного элсмента И-НЕ, с нулевыми входами тригге=ров памяти трех первых разрядов и с нрлевым входом коммутационного триггерачетвертого разряда, единичный выход которого подключен к нулевому входу ком 5 10 15 О 25 1 Д 35 4 ц 45 50 мутациониого триггера первого разряда,нулевой выход коммутационного триггератретьего разряда соединен со входом элемента И-НЕ четвертого разряда, со вхо=.дом выходного элемента И-НЕ и с нулевыми входами триггера памяти и коммутационного триггера первого разряда, аединичный выход триггера памяти третьего разряда подключен ко входу элементаИ-НЕ четвертого разряда.На чертеже представлена структурнаяэлектрическая схема делителя частоты наЧетыре, пять.Устройство содержит шину 1 тактовыхимпульсов, элементы И-НЕ 2 и 3, 4 и 5,6 и 7, 8 и 9, образующие коммутационные триггеры первого-четвертого разрядов,элементы И-НЕ,10, 11, 12, 13 этих разрядов, элементы И-НЕ 14 и 15, 16 и 17,18 и 19, 20 и 21, образующие триггерыпамяти этих разрядов, выходной элементИ-НЕ 22, выходную шину 23.Устройство работает следующим образом,В исходном положении триггеры памятивсех разрядов находятся в нулевом состоянии, а тактирующий сигнал, поступающийпо шине 1, отсутствует (равен логическому нулю), в этом случае на выходах элементов И-НЕ 9, 11,. 10, 20, 18, 1614 и на шине 23 - логический нудь., навыхсдах остальных элементов И="НЕ - логическая единица. С приходом первого тактирующего импульса открывается элементИ НЕ 3, иа его выходе появляется сигнал,равный логическому нулю который устанавливает :риггер памяти разряда в единичное состояние, После окончания действиятактирующего импульса на выходе элемента И-НЕ 1 2 появляется сигнал, равныйлогическому нулю, а иа выходе элементаИ-НЕ 1 0 - сигнал, равный логической единице, Поэтому с приодом второго тактирующего импульса открывается элементР-НЕ 5, Сигнал, равный логическому нуьшо, с выхода этого элемента устанавливает триггер памяти второго разряда в единичное состояние, а триггер памяти перво-.го разряда - в нулевое. Наличие связейс выхода элемента И-НЕ 5 на входь элементов И-НЕ 4, 10, 3 препятствует появлению на выходах этих элементов логического нуля в момент действия тактирующего сигнала, когда триггеры памяти изменяют свое состояние.С приходом третьего тактирующего им-.пульса логический нуль снова появляетсяна выходе элемента И-НЕ 3, устанавливаяся в исходное положение. Наличие связи с выхода элемента И-НЕ 8 на вход элемента И-НЕ 3 препятствует открыванию этого элемента в момент действия девятого тактирующего импульса.Таким образом, на 9 входных импульсов устройство выдает два выходных, т.е. происходит деление частоты на 4, 5, причем выходные сигналы формируются через равные интервалы времени. формула Делитель частоты на четыре, пять, соре разряда, каждый из которых состоитиз коммутационного триггера, триггера папричем в каждом из первых трех разрядовединичный выход триггера памяти соединен с единичным входом коммутационноготриггера, нулевой выход которого соединенс единичным входом триггера памяти данного разряда, с нулевым входом триггерапамяти и с нулевым входом коммутационного триггера предыдущего разряда, единичный выход коммутационного триггера первого разряда соединен со входом элементаИ-НЕ этого разряда, выход которого подключен к нулевому и единичному входамкоммутационного триггера второго разряда, единичный выход коммутационного триггера второго разряда соединен со входомэлемента И-НЕ этого разряда, выход кото рого подключен к нулевому и единичноМувходам коммутационного триггера третьего разряда и ко входу элемента И-НЕ чеч 40 45 50 четвертого разряда, а выход - со входомвыходного элемента И-НЕ, с нулевымивходами триггеров памяти трех первых 5 744996 6триггер памяти первого разряда в единичное состояние. После окончания действиятактирующего импульса на выходе элемента И-НЕ появляется сигнал, равный логической единице, следовательно, на выходеэлемента И-НЕ 4 будет сигнал, равныйлогическому нулю, а на выходе элементаИ-НЕ 4 - сигнал, равный логической единице, Поэтому с приходом четвертого так. тирующего импульса сигнал, равный логическому нулю, появляется на выходе элемента И-НЕ 7, который устанавливаюттриггеры памяти первого и второго разря- изобретениядов в нулевое состояние и который черезвыходной элемент И-НЕ 22 поступает в 15выходную шину 23 Наличие связей с вы- держащий выходной элемент И-НЕ и четыхода элемента И-НЕ 7 на входы элементов И-НЕ 13, 16, 11, 5,3 опять препятствует неправильной работе устройства. мяти, выполненных на перекрестно соедиС приходом пятого тактирующего импуль- р 0, ненных элементах И-НЕ и элемент И-НЕ,са снова открывается только элементИ-НЕ 13, устанавливается триггер памятипервого разряда в единичное состояние,Элементы И-НЕ 8, 13, 7, 5 не открываются, поскольку на выходах элементов 25И-НЕ 9, 11, 10 - логический нуль. Аналогично с приходом шестого тактирующегоимпульса логический нуль появляется навыходе элемента И-НЕ 5, устанавливаятриггер памяти второго разряда в единичное состояние, а триггер памяти первогоразряда - в нулевое. С приходом седьмоготактирующего импульса триггер памятипервого разряда снова переводится в единичное состояние. После окончания действия седьмого тактирующего импульса навыходе элемента И-НЕ 11 появляется сигнал, равный логической единице, а на выходе элемента И-НЕ 6 - сигнал, равныйлогическому нулю. Поэтому с приходом вертого разряда, выход которого соединейвосьмого тактирующего импульса логичес- с единичным входом триггера памяти этогокий нуль появляется на выходе элемента разряда, нулевой вход которого соединенИ-НЕ 13, устанавливая триггер памяти с единичным выходом коммутационногочетвертого разряда в единичное состояние. триггера четвертого разряда, а шина такПосле окончания действия тактирующе- тирующего сигнала соединена с нулевымиго импульса на выходе элемента И-НЕ 12 входами коммутационных триггеров первыхпоявляется сигнаЛ, равный логическсм у трех разрядов, со входом элемента И-НЕнулю,.который устанавливает триггеры па- и с единичным входом коммутационногомяти первых трех разрядов в нулевое со- триггера четвертого разряда, о т л истояние и который через выходной элемент ч а ю щ и й с я тем, что, с целью поИ-НЕ 22 поступает в выходную шину 23. вышзния надежности работы устройства,С приходом девятого тактирующего импуль- входы элемента И-НЕ третьего разрядаса логический нуль образуется на выходе соединены с выходами элемента И-НЕэлемента И-НЕ 8, переводя чриггер памя- и единичным выходом триггера памятити четвертого разряда в нулевое состояние, при этом на выходе элемента И-НЕ12 снова появляется сигнал, равный логической единице, и устройство возвращаег- разрядов и с нулевым входом коммутационСоставитель В. Афанасьевамелькин Техред О. Легеза Корректор Б е га ж 995 По комитета СССР н открытий ушская наб., д, Заказ 3684/17 БНИИПИ Гос по делам 113035, Иосисн рственногоизобретений Ж-З 5, Ра Филиал ППП фПатентфг. Ужгород, ул. Проектн 7 7 44996 8ного триггера четвертого разряда, еди- памяти третьего разряда подключен ко вйоничный выход которого подключен к нуле- ду элемента И-НЕ четвертого разряда.ному входу коммутационного триггера первого рарада, нулевой выход коммутацион- Источники информации,ного триггера ветьего разряда соединен принятые во внимание прн экспертизе5со входом элемента И-НЕ четвертого 1, Авторское свидетельство СССРразряда со входом выходного элемента % 561299, кл. Н 03 К 23/02, 1976.И НЕ и с нулевыми нходами триггера па. Авторское свидетельство СССРмити и коммутационного триггера первого М 418982, кл. Н 03 К 23/02, 1972разряда, а единичный выход триггера (прототип),