Устройство для вычисления квадратного корня

О П И С А Н И Е (и 1642706ИЗОБРЕТЕНИЯК АВЮа СКОМУ СВИДЕЯДЬС 78 У Сооз СоветскихСоциалистическихРеспублик(22) Заявлено 04,03,76 21) 2330872/18 24 5 ц М Клт 6 06 Е 7/38 ииеииеы заявкиспр Гесударстеанный намнтет,СССР ва делан нзабрвтаннй н аткнатнй3) Прноритет -публнковано 15.0 53) УДК ,681,325 (088,8) 79. Бюллетень2 Дата опубликования описания 15.01.7, 50-летия 71) Заявите евский ордена Ленина полнтехнВеликой Октябрьской социалист еский институт еской револю ЙСТВО ИЯ КВАДРАТНОГО КОРНЯ вышение быстродеи ь изобретения больших Иэвеа. ств Изобретение относится к области вычисли тельной техники и может быль применено, напри мер, в арифметических устройствах блочного типа, в вычислительных средах или в специалнзи. рованных устройствах, построенных на основеинтегральных схем, 5 стно устройство, содержащее сумматор,0 первую и вторую группы элементов И, счетчик,генератор тактовых импульсов 11 .Известное устройство не позволяет полностьюсовмещать во времени поразрядный ввод аргумента с вычислением и нораэрядной выдачейрезультата.Наиболее близким техническим решением кданному предложению является устройст о дяявычисления квадратного корня, содержащее счет. 1чик циклов, выходы которого соединенысо вхоми дешифратора, сдвигатель, выходы которогоедииены с первой группой входов первогоумматора, регистр результата, промежуточныйрегистр, второй, третий и четвергъя сумм 2 цторы 2),Недостаток его состоит в низком быстродей.ии Поставленная цель достигается тем, что в устройство введены коммутатор, две группы элементов И - НЕ, блок анализа знаков, выходы которого соединены с выходами устройства и управляющими входами сдвнгателя и коммутато. ра, выходы которого подключены ко входам промежуточного регистра, выходы трех старших разрядов которого подключены к первой группе входов второго сумматора, вторая группа входов которого подключена ко входным шинам, выходы второго сумматора подключены к первой группе входов старших разрядов третьего и чет. вертого сумматоров и коммутатора, первая группа младших разрядов которых подключены к выходам младших разрядов, начиная с четвертого, промежуточного регистра, выходы третьего и четвертого сумматоров подключены соответ. спенно ко второй и третьей грулпе входов коммутатора, а входы третьего и четвертого сумматоров подключены соответственно к выходам элементов И - НЕ первой и второй группы, входы которых подключены к выходам депдфратора н64270 Ь 15 1 - х 1 а 7 х 1 Х го 5 35 40 Номер цикла Элементы устройства 1 2 3 4 5 6 7 Дешифратор 6.РегистрРегистр 2х; 0100000 0010000 0001000 0000100 0000010 000000 100000000000000 1 10000 01000000 О 00000010000000 О 000000 1000000 00 00 10 О О 100000000000000000000О 0000000О 00О 0000О регистра результата, выходы которого подключены ко второй группе входов первого сумматора, выходы которого соединены со входами регистра результата, выходы знаковых разрядов третьего и четвертого сумматоров соединены со входами блока анализа знаков, выходы дешифратора соединены со входом сдвигателя.Сущность предполагаемого изобретения пояс. ияется прилагаемым чертежом, на котором изоб. ражена структурная схема устройства для вычисления квадратного корня.Устройство содержит регистр результата 1 и промежуточный регистр 2, выполненные по схеме регистра с внутренней задержкой, сумматор 3, группу элементов ИЛИ - НЕ 4, счетчик циклов 5 и связанный с ним дешифратор 6, а также коммута тор 7, сдвигатель 8 и блок анализа знаков 9, реалнзующую систему логических уравнений; входные шины 10, 11, сумматоры 12, 13, 14, группу элементов ИЛИ-НЕ 15, выходные шины 16, тактируиицую шину 17,В исходном состоянии (цепи установки исходного состояния на чертеже не показаны) в регистрах 1 и 2 записаны нули, а в счетчике циклов 5 записана единица,В каждом . ом цикле вычисления иа входные шины.10 поступает цифра аргумента, имеющая-1вес 2 (аргумент должен быть нормализован), а на выходе дешнфратора 6 единица находится в .ом разряде слева. Группы элементов ИЛИ - НЕ 4 и 5 формируют на входе сумматоров 13 и 14 дополнительный ход суммы чисел, ноступаюших на их входы. Блок 9 анализирует знаковые разряды сумматоров3 и 14 и вырабатывает очередную цифру результата, которая выдается на выходные шины 16 и поступает на управляющие входы коммутатора 7 и сдвигателя 8. Сформи 1+1 рованная цифра результата - имеет вес 2 .,т.е. задержка появления на выходе старшей пифры результата составляет один пнкл. При этом числа на входе и выхода устройства представлены в избыточном двоичном коде, где цифры принн. мают значения из множества О, 1, 2 (посколь. ку нензбьпочная двоичная система счисления яв. ляется частным случаем выше указанной,то на вход устройства могут поступать н числа в чеиэ. быточном коде) .Если цифра результата равна двум, то коммутатор 7 подключает ко входам регистра 2 выходы сумматора 14, а сдвигатель 8 осуществляет сдвиг влево на один разряд числа, поступающего на его вход.Если цифра результата равна единице, то коммутатор 7 подключает ко входам регистра 2 выходы сумматора 13, а сдвнгатель 8 осущест. вляет передачу кода без сдвига.Если ефра результата равна нулю. то комму. татор 7 подключает ко входным регистрам 2 выходы разрядов сумматора 12 и выходы млад. шнх разрядов регистра 2, а сдвигатель 8 кода не выдает.После полного срабатывания всех узлов устройства, т.е. после завераеиия всех переходных процессов в схеме, когда на входахрегнстуов 1 и 2 сформированы коды, предназначенные для запи си, следует сигнал в синхронизирующей шине 17, по которому происходит прием кода на регистры 1 н 2 и прибавление единицы в счетчик циклов.Применение в качестве регистров 1 и 2 ре. гнстров с внутренней задержкой позволяет исключить воэможность появления гонок.В прилагаемой таблице, где через х; уобозначены соответственно цифры аргумента и результата, имеющие вес 2, приведен пример вычисления квадратного корня из числа Х = 0,100212 = 0,101100, при этом получен результат Ч = 0,102021 = 0,110101.Как видно из примера, задержка появления соответствующих разрядов результата на выходе устройства составляети. Следовательно, выиг. рыш в быстродействии по сравнению с известным устройством равен (ю/2 - 1) ТОдинаковая форма представления чисел на входе н выходе позволяет применение предлагаемого устройства в вычислительной среде, Например, задержка появления. соответствующих разрядов результата на выходе последовательной цепочки иэ М предлагаемых устройств составляетдКтТ2Следовательно, результат будет получен на К Я - 11 Т,раньше, чем нри применении извест.ных устройств.Продолжение табл. Йомер цикла Элементы устройства 5 6 000 0010, 0010 0110, 0011 10004 11000000 111100000 110110000 110111000 11001100 100111 О111100000 000100000 11110000 00111000 111111100 0100 11015 1000000 100000 1010000 1011000 1001100 1001110100100000 111000000 110000000 000100000 100100000 00011 000О 01 ОО 10 ОО 1000100000 00100000, 01000000 00100000, 01 100000 00111000000000 100000 100000 110000 110000, 110100 Сумматор 12Блок ИЛИ вСумматор 13Блок ИЛИ - НЕСумматор 14унКоммутатор 7Сумматор 3,00 1010010100000010010100110001000001111 ОО Формула изобретения устройство для вычисления квадратного корня, содержащее счетчик циклов, выходы которого соединены со входами дешифратора, сдвига- тель, выходы которого соединены с первой группой входов первого сумматора, регистр результата, промежуточный регистр, второй, третий и четвертый сумматоры, отличающееся тем, что, с целью повышения быстродействия, оио содержит коммутатор, две группы элементов И - НЕ, блок анализа знаков, выходы которого соединены .с выходами устройства и управляющими входами сдвнгателя и коммутатора, выходы которого подключены ко входам промежуточно. го регистра, выходы трех старших разрядов которого подключены к первой группе входов второго сумматора, вторая группа входов которого подключена ко входным шинам, выходы второго сумматора подключены к первой группе входов старших разрядов третьего и четвертого суммато. ров и коммутатора, первая группа младших разрядов которых подключены к выходам младшихразрядов, начиная с четвертого, промежуточногорегистра, выходы третьего и четвертого сумматоров подключены соответственно ко второй итретьей группе входов коммутатора, а входытретьего и четвертого сумматоров подключенысоответственно к выходам элементов И - НЕ первойи второй группы, входы которых подключены к вы.ходам дешифратора и регистра результата, выходы ко.торого подключены ко второй группе входовпервого сумматора, выходы которого соединенысо входами регистра результата, выходы знако.вых разрядов третьего и четвертого сумматоровсоединены со входами блока анализа знаков,выходы дешифратора соединены со входом сдвигателя.Источники информации, принятые во инима.ние при экспертизе1, Авторское свидетельство СССР Кф 413479,кл. 6 06 Г 7/38, 15.08.72,2, Авторское свидетельство СССР Х 239665.кл, 6 06 Е 7/38, 06.05.69.642706 Составитюь Р. Яворская Техред С,Мигай Редактор Д. Зубов корректор Е, Дичинская Тираж,779 Подписное ЦНИИПИ Государственного комитета ИХ;Р о дел аи изобретений и открыв й 113035, Москва, Ж-З 5, Раушская иаб д. 4/5