Устройство для передачи и приема сообщений

641488 ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОИЖОМУ СВМДВТВЛЬСТВУ Своа СоветснихСоциалистическихе еспубпми 1) Дополнительное к авт, сеид-ву22) ЗаЯвлено 10.01.77 (21) 2443355/1 08 С 25/00 с присоединением заявки(23) ПриоритетГасударственный неннте СССР ед делам нзобретеннй н аткритнй) УДК 62 Р,376. . 56 (088. 8) ата оп иковання описания 08,01.79(54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМ СООБЩЕНИЙ Устроиство для передачи и приема сообщений относится к технике приема и передачи информации и может найти применение в системах связи, радиотелеметрии, фототелеграфни и телевидении.Известно устройство связи с дельта-мо 5 дуляцией, содержащее на передающей стороне кодирующее устройство, выполненное на логических элементах, блоках вычитания, квантователе, интеграторе, сиихрониэаторе, делителе частоты, блоке стробирования, вентилях и источнике опорного напряжения, а в на приемной стороне - декодирующее устройство, выполненное на интеграторе, фильтре нижних частот, синхронизаторе, делителе частоты, блоке стробирования, логических элеменгах и источнике опорного напряжения ).Наиболее близким по технической сущ- ности к изобретению является устройство связи с дельта-модуляцией, содержащее на передающей стороне кодирующий узел и на 2 в приемной стороне декодирующий узел, в состав кодирующего узла входит первый логический элемент, выход которого соединен с первым входом второго логического элемента и первым входом блока вычитания, выход которого. связан с одним из входов квантователя, другой вход которого соединен с пер вым выходом синхронизатора, выход квантователя соединен с каналом связи и с пер. вым входом интегратора, выход которого соединен со вторым входом блока вычитания и с первым входом третьего логического элемента, выход которого связан со вторым входом интегратера, а второй вход - с выХодом блока стробирования, который так же соединен со вторыми входами первого и второго логических элементов, второй выходсинхронизатора через делитель соединен с первым входом блока стробирования, второй вход которого связан с выходом блока запрета, иа приемной стороне к каналу свя. эн подключены первый вход интегратора и вход синхронизатора, выход которого через делитель частоты соединен с первым входом блока стробирования, второй вход которого связан с выходом блока запрета, выход бло-. ка стробирования соединен с первым вхо. дом логического элемента, второй вход которого связан с выходом интегратора, который так же соединен со входом фильтра, вы ход логического элемента соединен со вто.рцм входом интегратора, выход фильтраподключен к выходу устройстваИ,Недостатком устройства является егосложность и невозможность обеспечении высокой точности коррекцйн, т.к, в устройстве в качестве опорных сигналов для коррекции используются аналоговые сигналы,и, следовательно, аналоговая техника. Этоприводит к необходимости тщательного подбора и согласования элементов устройства.Другим недостатком является то, что в устройстве не учитцвэется время передачи ипреобразОВання инфОрмацничто привОдитк несовпаденнто интервалов времени коррекции в кодирующем и декодирующем у%3 ах,Целью нзОбретения является упрощениеустройства и повыщеине его точности.Достигается это введением на прнемноиИ ПЕРЕДЭЮЩЕй СТОРОНЕ УРТРОйСТВЭ ДЕТЯЯОров крутизны, каждый из которых состоитиз последовательно соединенных блока памяти и решающего блока, нэ передающейстороне вход детектора крутизны соединен сВыходом квэнтователя, а выход детектора .крутизны соединен со входом блока запрета, нэ приемной стОроне вход детектора крутизны соединен с каналОм связи, а Выход -со входом блока запрета.Нэ чертеже представлена структурная схема устрОйствэ.Устройство содержит на передающей стороне кодирующий узел 1 и на приемнОй сгО-рОне декоднрующий узел 2. В состав кодирующего узла входит блок вычитания 3, квантователь 4, интегратор. 5, синхронизатор 6,делитель частоты 7, блок стробиравания 8,логические элементы 9, 10, 11, блок запрета 12, детектор крутизны 13, блок памяти14 и решающий блок Ина приемной стороне Декоднрующнй узел 2 содецжнт Делительчэстоты 16, блок стробиропэння 17,. Аогнческнй элемент 18, блок запрета 19, синхронизатор 20 интегратор 21 фильтр 22 детекторкрутизны 23, состоящий из блока памяти24 и решающего блока 25.Устройство работает следующим образом.Ц коднрующем узле 1 исходнцй сигналЬ через логический элемент 9 подается наблок вычитания 3, соединенный с квантователем 4. В блоке вычитания 3 формируется сигнал разности между исходным сигналом Би сигналом аппроксимации Ък, вырабатываемым интегратором 5, первый вход которого связан с выходом кваитователя 4, а выход - со входом блока вычитания 3. Разностный сигнал поступает в квантователь 4,где в соответствии со знаком этого сигна,ла формируется последовательность импульсов дельта. потока Ц + 1 и-1, несущих информацию о скорости изменения исходного сигнала, Импульсы дельта. потокапоступают в канал связи, в интегратор 5и на вход блока памяти 14, детектора крутизны 13, блок памяти 14 запоминает несколь 4ко последних импульсов дельта-потока. Его выход связан со входом решающего блока, который реагирует только на такие состояния блока памяти 14, которые соответствуют медленным изменениям исходного снгна.ла. Если блок памяти окажется в одном нз таких состояний, то решающий блок 15 выдаст сигнал на блок запрета 12, выходной сигнал которого открывает блок стробнровакня 8, При этом выход делителя частоты 1 ф оказывается соединенным с выходом блокастробирования 8 и тем самым обеспечивается возможность функционирования коррекции в кодирующем узле . Если же блок памяти 14 окажется в состоянии, соответ. ствующем быстрым изменениям сигнала, то,рещающий блок 15 не выдает сигнал на блок запрета 12 и блок стробировання 8 остается закрытым, В этом случае выход делителя частоты 7 оказывается отсоедннениым от выхода блока стробирования 8 и Ю прекращается возможность функционирования коррекции в кодирующем узле 1.Работой всего кодирующего узла 1 управляет синхронизатор 6, с одного из выходов которого поступают импульсы на квантоэатель 4 для формирования дельта-потока ИзДругОЙ выход синхронизатора 6 связан со входом делителя частоты 7, с выхода которого снимаются кратковременные импульсные сигналц И 4, период следования которых соответствует периодичности про цесса коррекции.Прн обеспечении возможности функционирования механизма коррекции с выхода делителя частоты 7 через блок стробирова- ння 8 подаются управляющие сигналы на входц логических элементов 9, 10, 11. При поступлении управляющего сигнала на логический элемент 9 осуществляется снятие сигнала со входа блока вычитания 3, а логический элемент 10 закорачивает этот вход, обеспечивая на нем нулевой сигнал. Одно 4 о временно. логический элемент 11, выход которого связан со вторым входом интегратора 5 а второй вход - с выходом интегратора 5, закорачивает его выход, обеспечивая равенство нулю напряжения аппроксимации, При снятии управляющего сигнала логический элемент 9 пропускает исходный сигнал на вход блока вычитания 3, логические элементы 10 н 11 разрывают соответствующие цепи короткого замыкания и на выходе квантователя 4 в соответствии с механизмомдельта-модуляции формируется последовательность импульсов +1 или- 1, соответствующая скачку напряжения исходного сигнала О и отражающая его истинное значение в момент коррекции.Б интеграторе 21 декодирующего узла 2осуществляется интегрирование принимаемых импульсов дельта-потока 3 Выходное напряжение 1 Зх интегратора 21 поступает на фильтр 22 н с его выхода снимаетсявосстановленный сигнал О, по форме близкий к исходному сигналу 13,Сигналы Ц поступают также на входблока памяти 4, детектора крутизны 23.Блок памяти 24 запомичает несколько последних импульсов дельта-потока. Выход блока памяти 24 связан со входом решающегоблока 25, который реагирует только на такие состояния блока памяти 24, которые соответствуют медленным изменениям снгна.ла аппроксимации 3 е, а, следовательно, и1 Овосстановленного сигнала 13 в, Если блокпамяти 24 окажется в одном из таких состояний, то решающий блок 25 выдаст сигнал на блок запрета 19, выходной сигнал скоторого открывает блок стробирования 17.При этом выход делителя частоты 16 оказывается соединенным с выходом блока стробирования 17, н тем самым обеспечиваетсяфункционирование коррекции в декодирующем узле 2, Если же блок памяти 24 окажется в состоянии, соответствующем быст- фрым изменениям сигнала аппроксимации Б,то решающий блок 25 не выдает сигнал навход блока запрета 19, который своим выходным сигналом закрывает блок стробирования 17. В таком случае выход делителячастоты 16 оказывается отсоединенным отвыхода блока стробировання 7 и коррекция в декодирующем узле 2 не функционирует,Работой всего декодирующего узла 2 управляет синхронизатор 20, работающий сии-. зпхронно с синхронизатором 6 кодирующегоузла 1, Вход синхронизатора 20 соединенсо входом интегратора 21 и детектора крутизны 23, а выход - со входом делителячастоты 16. Последний вырабатывает кратковременные импульсы 04 период следования которых соответствует периодичности .процесса коррекции. При обеспечении возможности функционирования механизма коррекции сигнала 04 через блок стробирования 17 подаются на первый вход логнчес окого элемента 18, второй вход которого соединен с выходом интегратора 21, а выходлогического элемента 18 связан со вторымвходом этого интегратора, При подаче импульса 13 на логический элемент 18, последний закорачивает выход интегратора 21,обеспечивая равенство нулю сигнала аппрок- .симации 11 к моменту приема последова.тельности импульсов, вырабатываемых в кодирующем узле 1 в результате коррекциипо описанному выше способу. Результатом винтегрирования этой последовательности им 6пульсов является сигнал, отражающий нс. тийное значение исходного сигнала 0,Формула изобретеннаяУстройство для передачи и приема сообщений, содержащее на передающей стороне кодирующий и на приемной стороне декоднрующий узлы, в состав кодирующего узла входит первый логический элемент, выход которого соединен с первым входом второго логического элемента и первым входом блока вычитания, выход которого связан с одним входом квантователя, другой вход коте- рого соединен с первым выходом синхронизатора, выход квантователя соединен с каналом связи и с первым входом интегратора, выход которого соединен со вторым входом блока вычитания .и с первым входом третьего логического элемента, выход которого связан со вторым входом интегратора, а второй вход - с выходом блока стробиро. вания, который так же соединен со вторыми входами первого и второго логических элементов, второй выход синхронизатора через делитель соединен с первым входом блока стробировання, второй вход которого связан с выходом блока запрета, на приемной стороне к каналу связи подключены первый вход интегратора н вход синхронизатора, выход которого через делитель частоты соединен с первым входом блока стробировання, второй вход которого связан с выходом блока запрета, выход блока стробирования соединен с первым входом логического элемента, второй вход которого связан с выходом интегратора, который так же соединен со входом фильтра, выход логического элемента соединен со вторым входом интегратора, .выход фильтра подклочен к выходу устройства, аглачающееея тем, что, с целью упрощения устройства и повышения его точности на приемной и передающей стороне введены детекторы крутизны, каждый из которых состоит из последовательно соединенных блока памяти и решающего блока, на передающей стороне вход детектора крутизны соединен с выходом квантователя, а выход - со входом блока запрета, на приемной стороне вход детектора крутизны сое динен с каналом связи, а выход - со вхо. дом блока запрета,Источники информации, принятые во внимание при экспертизе:1, Авторское свидетельство СССР416862, кл, Н 03 К 1322,04.01.2.2. Авторское свидетельство СССР479249, кл, Н ОЗ К 13)22, 21.05.73.