Устройство для контроля сумматора

(22) Заявлено 16.01.75(21) 209789 1) Я. Кл,е 606 Р 11/О ением заявки-рисо осударстеенныи номитеСовета Министров СССРпо делам изобретенийи открытийоенко ния 71) Заявитель невский ордена Трудового Красного Знамениавод электронных вычислительных и управляющих маши(54) УСТРОЙСТВ КОНТРОЛЯ СУМ что уст содержи игается тем я сумматора стр быстроме Это досдля контро кодов, реги да и регистр причем две сумматора генератор раннда,емого яюшегося опе медленноменя группы выхо шег лок оединены со входа ожщ Изобретение относится к вычислительноитехнике и может быть использовано приконструировании различных устройств ЦВМ,содержащих сумматоры с ускоренными цепями формирования пеоеносов. 5Известны устройства для контроля сумматора, Одно из известных устройств основанона методе проверки исправности каждогоэлемента и узла, в том числе и сумматоравычислительной машины в резервные отрезки времени, имеющиеся во временной диаграмме машин, импульсами контрольногооборудования, возбуждаемого управляющимицепями основного оборудования 1,Этот метод реализуется установкой каждого триггера в состояние 1 и 0 путем прямых, инверсных и сдвигающих передач, но непозволяет организовать проверку комбинационной логики ускоренной цепи переносаи схем контроля сумматора. 20Наиболее близким техническим решениемк данному изобретению является устройстводля контроля сумматора, содержащее блокпоразрядного сравнения, блок управления,первый выход которого соединен с первым 25 входом контролируемого сумматора, блок контроля по нечетности, вход которого соединен с первым выходом контролируемого сумматора, а выход через регистр ошибок соединен с первым входом блока индикации и с первым входом блока управления 2.Однако при известном устройстве значителен объем контрольного оборудования (дублирующий сумматор, полноразрядная схема поразрядного сравнения) и невозможно при контроле активизировать все цепи ускоренного формирования переносов сумматора.11 ель предлагаемого изобретения заключается в упрощении устройства и в повыше= нии эффективности контроля путем генерации кодов для полной проверки сумматора, содержащего цепи ускоренного формирования переносов с точной локализацией места неисправности.разрядного сравнения, выход которого соединен со вторым входом блока индикации ис первым входом генератора кодов, первыедва выхода генератора кодов соединены,соответственно со входами регистров быстроменяюшегося и медленноменяюшегося операндов, управляющие входы которых соединены со вторым выходом блока управления,а выходы - со вторым и третьим входамиконтролируемого сумматора, третий, чет- рвертый и пятый выходы генератора кодовсоединены соответственно со вторым, третьим и четвертым входами блока управления, третий, четвертый и пятый выходыкоторого соединены соответственно со вто- Ирым, третьим и четвертым входами гекеоатора кодов.Блок-схема устоойства приведена на чертеже. Устройство для контроля сумматора 1содержит блок управления 2., состоящий из Иузла микропрограммного улравлепия 3 и узлапамяти микрокоманд 4, блок контроля понечетности 5, регистр ошибок 6, блок поразрядного сравнения 7, генератор кодов 8,регистр медленноменяюшегося операнда 9,регистр быстроменяюшегося операнда 10,блок индикации 11.Узел помяти микрокоманд 4 помимо программ выполнения набора команд содеожитмикропрограммы, оеализуюшие циклы форми- З 0рования кодов для проверки сумматора 1.Узел 4 соединен двусторонней связью с блоком микропрограммного управления 3,Сумматор 1, содержащий цепи ускоренного формирования переносов, соединен сблоком контроля по нечетности 5. Блок 5содержит оборудование, осушествляюшееоперативный контроль путем сравнения контрольного кода результата и пресказуемогоконтрольного кода. Выход блока 5 соединен фс регистром ошибок 6, на котором формируется код, характеризующий обнаруженнуюблоком 5 ошибку. Выход регистра ошибок 6индицируется блоком 10 и поступает на второй вход блока управления 2, где используется как условие ветвления микропрограмм.На входы блока поразрядного сравнения7 поступают выходы старшей и младшейчастей (половин) сумматора 1. Блок 7 предназначен для сравнения симметричностистаршей и младшей частей результата проверочной операции, Выход блока поразрядного сравнения 7 поступает на первый входгенератора кодов 8,ЬбПервый и второй выходы генератора кодов 8 поступают на входы регистров медленноменяюшегося операнда 9 и быстроменяющегося операнда 10 соответственно. Разрядность регистров 9 и 10 равна половине 60 4разрядности сумматора 1. Выходы регистров 9 и 10 поступают на входы старшейи младшей частей сумматора 1, на управляющий вход которого поступает первыйвыход блока управления 2, Второй выходблока 2 поступает на управляющие входырегистров 9 и 10. Третий, четвертый ипятый выходы блока управления 2 поступают соответственно на второй, третий ичетвертый входы генератора кодов 6. Второй , третий и четвертый выходы генератора кодов 8 поступают соответственно натретий, четвертый и пятый входы блокауправления 2, где используются как условияветвления микропрограмм,Устоойство работает следующим образом.При выполнении вычислительного процессаоперативкый контроль осуществляется с помощью блока контроля по нечетности 5. Привыполнении проверочных процедур контрольработоспособности сумматора 1 и его блока контроля по кечетности 5 про,ьзводитсяпутем генерации набора кодов, который обеспечивает активизацию всех цепей сумматооа 1, а от кего и всех цепей блок контроляна нечетности 5.Генерация кодов осуществляется микропрограммно схемным способом с помощью.г оратора кодов 8, регистров 9 и 10, узла микропоограммного управления 3 и проверочных микропрограмм, находящихся вузле памяти микрокоманд 4.Генератор кодов 8 ка первом и второмвыходах формирует определенную последовательность кодов, используемую через регистры 9 и 10 в качестве двух операндовдля сумматора 1.В исходном положении значение каждогооперанда равно кулю, На первом (медленном) выходе параллельный код изменяетсяот 00 до 11, т,е, значение каждого последующего кода равно значению предыдущего, увеличенному ка единицу, Для каждото значения кода, установленного на первом выходе гекеоатора 8 (обозначим этоткод через ХХ), на втооом (быстром) выходе происходит последовательное формирование кода от нулевого значения до значения, являющегося обратным кодом величины,установленной в этот момент на первом выходе генератора кодов 8 (Х.Х).Когда цикл формирования последовательности кодов от ОО до ХХ на втором выходе генератора завершается, то через третий выход генератора кодов 8 на второйвход блока управления 2 поступает сигнал,используемый для ветвления микропрограммы.В оезультате через третий выход блока 3на второй вход генератора 8 поступает сигнал, по которому производится увеличениена единицу кода первого операнда, начальная установка и повторение цикла формирования кодов второго операнда.Когда код первого (медленного) операнда достигнет максимального значения всех единиц ( 1 1), то через четвертый выход генератора 8 на третий вход блока 2 поступает сигнал, используемый для ветвления микропрограмм, В результате через четвертый выход блока 2 на третий вход генера тора кодов 8 поступает сигнал, по которому производится начальная установка обоих операндов, и цикл генерации кодов прекращается.Появление на выходе регистра ошибок 6 сигнала говорит о ошибке в блоке контроля по нечетности 5.Появление на выходе блока 7 сигнала несравнения старшей и младшей частей результата говорит о ошибке в сумматоре 1.Этот сигнал несравнения поступает в генератор кодов 8, где модифицируется в зависимости от режима проверки. Модифицированный сигнал несравнения через пятый выход генератора 8 поступает на четвертый вход блока управления 2, где используется для ветвления микропрограмм. В результате через пятый выход блока 2 на четвертый вход генератора кодов 8 поступает сигнал, по ко-ЗО торому либо производится останов и индикация ошибки с помощью блока 11, либо диагностический поиск неисправности (фиксация сбойного состояния в специальной зоне памяти, непрерывное зацикливание неиз-меняющихся кодов операндов, приводящих к возникновению ошибки, вызов диагностического теста с целью обнаружения неисправ ного элемента или связи и т.п,),Таким образом, формируются все коды, 4 О необходимые для проверки каждой половины цепи переноса сумматора 1 и блока контроля по нечетности 5. Для проверки цепей переноса из младшей части сумматора в старшую требуется небольшое количество кодов, ф которое формируется микропрограммно-схемным способом. Проверка правильности переноса осуществляется с помощью выходных сигналов блока 7 и регистра ошибок 6, используемых как условия ветвления микропрограмм, При подаче на сумматор кодов, при которых должен образоваться перенос из младшей части в старшую, в случае правильной работы сумматора данный перенос обнаруживается появлением сигнала несравнения на выходе блока 7, при неправильной работе цепи переноса сигнал несравнения отсутствует. Правильная работа блока 5 проверяется отсутствием сигнала на выходе регистра ошибок 6.По сравнению с известными устройствами для контроля сумматора в предложенном устройстве производится полная проверка и точная локализация неисправности сумматора, имеющего цепи ускоренного формирования переносов, Предлагаемое устройство приводит к сокращению контрольного оборудования, т,к. оно заменяет дублирующий сум матор, обычно применяемый для полной проверки сумматора блоком контроля по нечет ности, вдвое уменьшает расход оборудования схемы поразрядного сравнения, позволяет реализовать генератор кодов с помощью оборудования, которое необходимо ПВМ для выполнения основных рабочих функций (например, с помощью одного или двух счетчиков циклов, кольцевых счетчиков и т.п, в зависимости от наличия их в конкретной ЦВМ),фор мула изобретенияУстройство для контроля сумматора, содержащее блок поразрядного сравнения, блок управления, первый выход которого соединен с первым входом контролируемого сумматора, блок контроля по нечеткости, вход которого соединен с первым выходом контролируемого сумматора, а выход через регистр ошибок соединен с первым входом блока индикации и с первым входом блока управления, отличающееся тем, что, с целью упрощения устройства и повышения эффективности контроля, устройство содержит генератор кодов, регистр быстроменяюшегося операнда и регистр медленноменяюшегося операнда, причем две группы выходов контролируемого сумматора соединены со входами блока поразрядного сравнения, выход которого соединен со вторым входом блока индикации и с первым входом генератора кодов, первые два выхода генератора кодов соединены соответственно со входами регистров быстроменяюшегося и медленноменяюшегося операндов, управляющие входы которых соединены со вторым выходом блока управления, а выходы - со вторым и третьим входами контролируемого сумматора, третий, четвертый и пятый выходы генератора кодов соединены соответственно со вторым, третьим и четвертым входамиблока управления, третий, четвертый и пятый выходы которого соединены соответственно со вторым, третьим и четвертым входами генератора кодов.551646 Составитель В, Крылова ТехРед И. Асталош КоРРектоР С. Болдижар дакто илиал ППП Патент, г. Ужгород, ул. Проектная аказ 125/26 Тираж 902 ЦНИИПИ Государственного комитета по делам изобретений и 113035, Москва, Ж, Рауш