Аналого-цифровой преобразователь
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
1 428547 ОП ИСАНИЕ ИЗОБРЕТЕН Ия Союз Советских Социалистических Республик(61) Зависимое от авт. свидетельстьа -51) М.Кл, Н 031. 13/ 22) За 1746476 лецо 27.01,72 ( исоедицеиием заяв1 оритет -ЕКИЫЙ КОМИТЕТ иистров СССР иэобретеиий осудврств Совета Ми) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРЛЗОВАТ Изобретение относится к области автоматики, выЯслительпоЙ тсхцики и изме 1 эительцоп тех;нивки,Известны а палого-цифровые преобразователи, содержащие гг.разрядцый триггерцый регистр и цифроаиалоговый преобразователь, сравцивающее устройство с цнверсиым и цеицверсцыв выходами, блок формировация уровей сравцеция и блок управления,С целью значительного сцикеция требований к Ооцовцым характеристикам и упрощецця с.емой реализации сравнивающего уст. ройства, повышения быстродействия и достоверецости цреобразовация в предлагаемое устройство введеши цифроуцравляемый резистор, (гг+1) утправляОщие входы которого соедицецы с соответствующими тактовыми выходами блока управлеци 51, два дополцитедьцых, аналоги оцьгх ост 1 овцоэу,оравцивающих устростаяв, цсрвыс входы которых объедицепы и соедицсцы с выходами цифроацалогового преобразователя и цифроуогравляемого резистора, вторьц входы ццдцвидуальцо соединены с соответствующими Выходахи блока формировапи уровцей срафвцецоя, и схемы И ца два входа, а также трцггерцый регистр выцолцец виде реерсивцого счетчика с входами сложения в вычцташи в каждом разряде ц имеет ца этих Входах ОдпцакОВыс дл 51 каждого 1 азряда;О гцческие блоки, содержащие по четыре схемы И и ИЛИ, цри этом входы первой ц второй схем ИЛИ логического блока К-го разряда соединены соответственно с единичными и нулевыми выходами триггеров К старших разрядов регистра, первые входы первой, второй, третьей и четвертой схем И соединены индивидуально с ицверсцым ц цеицверсцым выходами осцовцого, инверсным выходом первого и цеицверсцым Выходом второго дополцо тельцых сравнивающих устройств соответствешю, вторые входы первой ц третьей схем И соединены с выходом первой схемы ИЛИ, вторые входы второй и четвертой схем И соедицецы соответствеццо с выходом второй схемы ИЛИ ц выходом схемы И ца два входа, который также соединен с четвертым входом первой схемы И, третьи входы первой и второй схем И и третьей и четвертой схем И попарно объединены и соедицецы соответствеццо с К-ми (К+1)-м тактовыми выходамп блока управления; выходы первой и третьей схем И и второй и четвертой схем И соединены соответственно с входами третьей и четвертой схем ИЛ 11, выходы которых подключены гц 1 дивидуальио к ходам Вычцтация и слокеция К-го разряда регистра, а цеицверсцый выход первого и ицверсцьш выход второго дополцительцых сравнивающих устройств соедппецы с входаме схемы И ца два Входа.На чертеже представлена блок-схема предлагаемого аналого-цифрового преобразователя.Устройство содержит цифроаналоговый преобразователь 1 типа код-ток, выход которого соединен с входом 2, предназначенным для подключения аналогового сигнала тока, триггерный регистр 3 формирования кода результата преобразования, сравнивающее устройство 4, блок 5 формирования уровней сравнения, блок б управления, вырабатывающий необходимые для поразрядного кодирования тактовые сигналы, цифроуправляемый резистор 7, два дополнительных сравнивающих устройства 8 и 9, схему И 10 на два входа и логический блок 11. Триггерный регистр 3 выполнен в виде реверсивного счетчика с входами сложения и вычитания в каждом разряде. Логический блок 11 для:каждого из п-разрядов регистра содержит схемы И 12 - 15 и схемы ИЛИ 1 б - 19 и вход 20,В предлагаемом преобразователе сравнивающее устройство 9 имеет верхнюю границу порога срабатывания +Е асс=Го. . . Я, а1цижшою - (+ - Е. а,с) где 1 а сс - макси 3 мальная величина входного сигнала, а 1( - величина сопротивления цифро-управляемого резистора 7 в первом такте преобразования. Сравнивающее устройство 4 имеет соответст 1ВЕЦЦО ВЕРИЮК) ГРацИЦУ (+ - Емакс) Ц 1 П 1 ЖП 10103 1границу ( - , - Е ) сравнивающее устройст- .5 1во 8 имеет верхщою границу ( - , - Е..) и3 1 ИЖЦ 10 Ю ГРаЦИЦУ ( - Емакс =1 комн макс Я), ГДЕ 1 комк макс - МаКСИМаЛЬНаЯ ВЕЛПЧИЦа КОМ- пенсирующего сигнала обратной связи, вырабатываемого схемой цифроаналогового преоб- РЯЗОВатЕЛЯ 1. ПРИЧЕМ- Емскс= )ЕмаксИ, следовательно, 1;. а ос= 1.Предлагаемый аналого-цифровой преобразователь работает следующим образом.По сигналу, поступающему от устройства более высокого ранга на вход 20, блок б управления вырабатывает сигнал, устанавливающий триггеры регистра 3 в пулевое состояние. В блоке б вырабатывается сигнал первого такта, который устанавливает величину сопротивления в цифроуправляющем резисторе 7, равную 1(, На первых входах сравнивающих устройств образуется сигнал напряжения 1.к 1(, От блока б ца вторые входы сравнивающих устройств 4, 8 и 9 постоянно подаются уровни сравнения, номинальные зна 2 чепия которых раВИЫ 0 - ,-Ес 1 акс ц +, - ЕмаксД Сигнал первого такта воздействует такжечерез схемы логического блока 11 на входы 5 О 15 20 25 зо 35 О 45 50 55 60 65 регистра 3 и в зависимости от состояния сравнивающих устройств либо устанавливает триггер старшего разряда в единичное состояние, либо оставляет его в нулевом состоянии. После этого в блоке б вырабатывается сигнал второго такта.Во втором такте преобразования величина сопротивления цифроуправляющего резистора 7 устанавливается равной 2 Я.На объединенных входах сравнивающих устройств образуется сигнал, равный (1" -- 1,.) 21(, где 1- компенсирующий сигнал обратной связи, образованный в первом такте ц равный либо нулю, либо величине 1 . о ам./2.В зависимости от состояния триггера старшего разряда регистра 3 и выходных сигналов сравнивающих устройств во втором такте может быть выработан сигнал сложения или вычитания, поступающий в предыдущий (в данном случае ста 1)ший) разряд регистра 3,Сигнал сложения вырабатывается в том случае, если все сравнИвающие устройства 9, 4 и 8 находятся в единичных состояниях, а один из предыдущих (в данном случае старший) разрядов регистра 3 - в нулевом. Сигнал вычитания вырабатывается, если все сравнивающие устройства 9, 4 и 8 на. ходятся в нулевых состояциях, и хотя бы один из предыдущих (в данном случае старший) разрядов регистра 3 в единичном, причем при помощи схемы И 10 ца два входа запрещается подача сигналов сложения или вычитания во второй разряд регистра 3.Всли же сравнивающие устройства 9, 4 и 8 находятся соответственно в состояниях 011 илц 001, то вырабатываются сигналы сложения (011) или вычитания (001), поступающие в разряд регистра 3, соответствующий данному такту. При этом сигнал вычитания вырабатывается только в том случае, если один из предыдущих разрядов регистра 3 находится в единичном состоянии. (За единичное состояние сравнивающего устройства принимается такое состояние, когда ца его цеицверсцом выходе имеется уровень, открывающий схему И).Для К-го разряда в К-ом такте сигнал ца сложение или вычитание через схемы И 18 и 12 и схемы ИЛИ 17 и 1 б поступает только в том случае, если сравнивающие устройства находятся в состояниях 011 или 001, так как в других случаях (сравнивающИе устройства находятся в состояниях 000 или 111), сигнал, вырабатываемый схемой И 10 ца два входа, ца вход которой присоединены инверсный выход и неинверсный выход сравнивающих устройств 9 и 8 соответственно, закрывает схемы И 13 и 12. В то же время, сели предыдущие старшине (К - 1) разряды находятся в нулевом состоянии, то схема ИЛИ 19, ца вход которой поступают единичные выходы со всех предыдущих К триггеров регистра 3, запрещает прохождение сигналов вычитания через схему И 12 и схему ИЛИ 1 б, при этом запрет на сигнал сложения не нужен, так как начальное состояние К-го разряда регистра 3 в К-м такте нулевое, и поэтому оп не может быть переполнен.В (К+1)-ом такте в случае, если сравнивающие устройства находятся в одном из двух состояний 000 или 111, вырабатываются через схемы И 14 и 15 и схемы ИЛИ 1 б и 17 сигналы вычитания или сложения в К-й разряд регистра 3, Причем, если все К предыдущих разрядов регистра 3 находятся в нулевом, либо в единичном состоянии, то благодаря наличию схем ИЛИ 19 и 18 (входы схемы ИЛИ 18 подсоединены к нулевым выходам трнггеров старших К-разрядов репистра 3), прохождение этих сигналов через схемы И 14 и 15 запрещается. Поскольку сопротивление цифроуправляемого резистора 7 в каждом такте увеличивается в два раза, уровень сигнала на объединенном входе сравнивающих устройств определяется выражением,Е =(1 - 1 с а ) 2" -йг=где к - 1, 2,п, (и+1), а - двоичная цифра1-го разряда триггерного регистра, принимающего значения 0 или 1, что обеспечиваетпостоянство динамического диапазона работы сравнивающих устройств,В то же время в данном аналого-цифровомпреобразователе имеется возможность на последующих тактах исправить ошибки, возникающие ранее, в частности те, которые вызываются грубостью сравнивающих устройств.Таким образом, требования к прецизионности сравнивающих устройств и блока формирования уровней сравнения значительно снижаются, так как зона нечувствительности досамого последнего такта каждого из сравнивающих устройств может иметь величину, рав 2п 7 ю- Еиакс ,3 П редм ст изобретения Аналого-цифровой преобразователь, содержащий и-разрядный триггерный регистр и цифро-аналоговый преобразователь, сравнивающее устройство с инверсным и неинверс 5 10 15 20 2,5 30 35 40 45 50 пым выходами, блок формирования уровней сравнения и блок управления, от,гатющаася тем, что, с целью значительного снижения требований к основным характеристикам и упрощения схемпой реализации сравнивающего устройства, повышения быстродействия и достоверности преобразования, в него введены цифроуправляемый резистор, (и+1) управляющие входы которого соединены с соответствующими тактовыми выходами блока управления, два дополнительных, аналогичных основному, сравнивающих устройств, первые входы которых объединены и соединены с выходами цифро-аналогового преобразователя и цифроуправляемого резистора, вторые входы индивидуально соединены с соответствующими выходами блока формирования уровней сравнения, и схема И на два входа, а триггерный регистр выполнен в виде реверсивного счетчика с входами сложения и вычитания в каждом разряде и имеет на этих входах одинаковые для каждого разряда логические блоки, содержащие по четыре схемы И и ИЛИ, при этом входы первой и второй схем ИЛИ логического блока К-го разряда соединены соответственно с единичными и нулевыми выходами триггеров К старших разрядов регистра, первые входы первой, второй, третьей и четвертой схем И соединены индивидуально с инверсным и неинверсным выходами основного, инверсным выходом первого и неипверсным выходом второго дополнительных сравнивающих устройств соответственно, вторые входы первой и третьей схем И соединены с выходом первой схемы ИЛИ, вторые входы второй и четвертой схем И соединены соответственно с выходом второй схемы ИЛИ и выходом схемы И на два входа, который также соединен с четвертым входом первой схемы И, третьи входы первой и второй схем И и третьей и четвертой схем И попарно объединены и соединены соответственно с К-ым и (К+1)-ым тактовыми выходами блока управления; выходы первой и третьей схем И и второй и четвертой схем И соединены соответственно с входами третьеп и четвертой схем ИЛИ, выходы которых подключены индивидуально к входам вычитания и сложения К-го разряда регистра, а неинверсный выход первого и инверсный выход второго дополнительных сравнивающих устройств соединены с входами схемы И на два входа,,интор аказ 5023Ц 1 ПодписноССР управления издательств, по пирафип и книжной торговли бл. тип. Костромског Изд Ъо 1 б 04 11 ПИ Государствеин ио делам Москва, ЖТираж 811о комитета Совета Мпнистзобретений и открытий5, Раушская иаб., л, 4/5
СмотретьЗаявка
1746476, 27.01.1972
А. И. Воителев, И. А. Жигунов
МПК / Метки
МПК: H03M 1/46
Метки: аналого-цифровой
Опубликовано: 15.05.1974
Код ссылки
<a href="https://patents.su/4-428547-analogo-cifrovojj-preobrazovatel.html" target="_blank" rel="follow" title="База патентов СССР">Аналого-цифровой преобразователь</a>
Предыдущий патент: Преобразователь напряжения в код
Следующий патент: Преобразователь частота-код
Случайный патент: Электропроводящая композиция для толстопленочных проводников