Преобразователь напряжение-код

О П И С А Н И Е 340078ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик. Н 031 13/17 Н 031( 13/20 явкис п исоединепием Приоритет Комитет ло делам изобретений и открытийДата опубликовани исания З.И 1.197 ВСс.СОЮЗНАЯ ев ;ЛТГ"1-:." ."Я 3 ЕКАвторызобретения обейников и А. В, С. Каленчук, В ститут кибернетики АН Украинской ССР аявите ЕОБРАЗО ВАТЕЛЬ НАПРЯЖЕН И Е-К Изобретение относится к импульсной технике и может быть использовано для преобразования аналоговото сипнала э код,Извеопны преобразователи напряжениякод, содержащие блок формирования компен,сационного напряжения, блок сравнения измеряемого и компенсационного напряжений, реверсианый счетчик-сумматор, управляющий блоком формирования компенсацион 1 нопо 1 напряжения, раопределитель синхропотенциалов и два блока времениой задержки.Однако известные преобразователи не выделяют величиау измепения напряжения сигнала, проходящего в промежутке между измер ениями.С целью получения в процессе преобразования эочного значения разности между тоодами даух смежных тбреобразований предлагаемый преобразователь напряжение-код содержит регистр ра,зности, грипгер значка разности и логический блок выделения разности, причем вьиод распределителя синхропотенциалов и выходы блоков временной задержки подключены к сигналыньрм входам логичеакото блока выделения разности, выходы трипгеров реверсавного счетчика-сумматора, выход блока сравнения и выходы григгера знака р азности подключены к управлякхщвм входам логического блока выделения 1 разчости, выходы которопо соединены со входами триггеров,регистра равности и входом тритге 4 ра знака разности, а выходы реверсивнопо счетчикачсумматора подключенык установочным входам триггеров реверсивно 5 го счетчи 1 качсумматора.На чертеже приведена блок-,схема аредла,гае мопо,устр ойств а,Преобравователь состоит из блошка 1 аравнения измеряемого и юмпенсационного .на 10 пряокений, блока 2 формирования компенсациовного напряжения, распределителя 3 синхропотенциалов, реверсианопо счетчикачсумматора 4, управляющего блоком 2 формирования компенсационнопо напряжения, блоков15 б и б временной задержав, регистра 7 разности, триггера 8 знатока равности и логического блошка 9 выделения разности.Логический блок 9 выделения разности состоит из реверсианопо счетчика 10 сигналов20 переполнения счетчика-аумматора 4, схемИЛИ 1,1 и 12, схем И 13- 18, схемИЛИ 19 и 20, схем И 21 - 24, схемИЛИ 25 и 2 б, схем И 27 - 30 и схемИЛИ 31 и 32.25 Выходы блоиов Б и б аременной задержкисоединены через сипналыные входы Зд и 34блошка 9 со схемами И 15, 16, 29 и 30,управляемых выходами триггеров счетчика10, со входами схем ИЛИ 11,и 12 и с уста 30 новочными входаии тртегпера старшего раз 340078ряда счетчика-сумматора 4, Вьиоды схем И 15, 16, 29 и 30, составляющие выходы 35 блока 9 выделения разно 1 сти, подключены через схемы ИЛИ 31 и 32 к у 1 становочным входам трипгеров младших разрядов счетчика-оум 1 матора 4. Распределитель 3 синхропотенциалав своими выходами соединении со счетньпми вх 1 одами триггеров счетчика-с 1 уиматора 4 и с,сигнальными входами 36 блока 9 выделения разности. Сипналыные входы 36 блошка 9 выделения разности, соединенные с первым выходом распределителя 3 синхропотечцна,".ов, подключены ко входам схем И 13 и 14, выходы которых ссединены с установочными входами счетчика 10, и ко,входам схем И 23 и 24, выходы после 1 дних соединены со входами схемам ИЛИ 25 и 26. Кроме того, выходы схем И 23 и 24 через выходы 37 ситналав 1 раз 1 ности блока 9 выделения разно 1 сти под 1 ключзны к установочным входам триггера 8 знака разности, а схемы ИЛИ 25 и 26 через те же выходы блока 9 выделения,разности - к устано 1 вочным входам триггеров регистра 7 разности. Сипналыные входы 36 блошка 9 выделения разности, соединенные с остальнььми выходами распределителя 3 си 1 нхропотенциалов, подключевы ио вхо 1 дам схем И 21 и 22,Выходы (прямые и инверсные) приггеров реверснвнопо счетчикасумматора 4 подключены через управляющие входы 38 блошка 9 выделения разности ко входам схем блока 2 форм и 1 ровавия иомпенсационного напряжения, его выход соединен со входом блока 1 сравнения, на вход которого подается преобразуемое напряжение. Выходы блошка 1 сравнения подключены к управляющим входам реверсивяото счетчика-су 1 м 1 мато 1 ра 4 и через управляющие входы 39 и 40 блошка 9 выделепня разности - ко входам схем И 13, 14, 21, 24, 27 и 28.Выходы тригге 1 ра 8 знака разности подключены через управляющие входы 41 блока 9 ,выделение разности ко входам схемам И 27 и 28. Выходы триггеров счетчика 10 соединены со входами схем И 27 и 28, выходы которых подключе 1 ны ко,входам схем ИЛИ 25 и 26, а также со взводами схем И 21, 22, выходы которых че 1 рез схемы ИЛИ 19 и 20, схемы И 17 и 18 соединены со входами схем ИЛИ 1,1 и 12.Преобразователь рабзтает следующим обр азом.На перв 1 ом синхропотенциале, поступающе)м с пер 1 вого выхода,распределителя 3 синхропотенциалов на счетный вход триггера старшего разряда реверсивнопо счетчикасумматора 4 в зависимости от со 1 стояния блока 1 с 1 рав 1 нения, к коду счетчи 1 каэоумматора 4,приба 1 вляется либо вычитается единица, соответ 1 ствующая весу этого разряда. На этосом синхропоте 1 нциале, прошедшем через схе 1 му И 23 (либо 24) блока 9 выделения разности, в зависимости от состояния блошка 1 сравнения т 1 риггера 8 знака разности устанав 10 20 25 30 35 40 45 50 55 60 65 ливается нулевое либо единичное состояние,Танским образом, определяется знак разности, так как началыное состояние блока 1 сравпения свидетельствует о эпаке разности У - У,ь где У, - напряжение входного сиг. нала, У - компен 1 сационное напряжение соответству 1 ощее коду рееверсивнога счетчика,су 1 мматора 4. На блок 1 сравнения накладывается условие неизменности состояния вовремени переходных процессов в 1 ревер 1 сивном счетчике-суяматоре 4. Однов 1 ременно сипнал с выхода схемы И 23 (или 24) проходит через схему ИЛИ 25 (или 26) соответ 1 ственно, устана 1 вливает в начальное нулевое или единичное со 1 стояние тривгеры регистра 7 разности. Код разности, формируемый на следующих тактах на триггерах регистра 7 раз 1 ности, получается прямым при одежном знаке разности и обратным при другом, также в зависимости от состояния блока 1 сра 1 внения пер 1 вый синхропотенциалпройдя через схему И 13 (или 14) у",статнавливает в началыное нулевое или единичное состояние триггеры счетчика 10 блока 9 выделения разности. На счетчике-сумматоре 4 цифровой э 1 к 1 внвалент преобразуемопо напряжепня всегда фик 1 сируется в прямом коде. В случае, если триггер ста 1 ршего разряда счетчика-сумматора 4 находится в единичном состоянии, а блок 1 сравнения дает разрешение на щине больше, что означает для счетчика-сумматора 4 режим суммирования, то этот триггер пе 1 ребрасывается на перовом синхропотенциале в нулевое состояние, но на выходе блошка 5 задержки появляется сигнал переполнения, восстанавливающий единичное состояние этого триггера. Этот же сипнал с выхода блока 5 в 1 ременной задбрж 1 ки поступает на блок 9 выделения разности и, пройдя черкез схем 1 у ИЛИ 11, прибавляет единицу к началыному снулевому коду счетчика 10, который служит для подсчета количества сигналов переполнения счетчика-с 1 умматора 4 и сигналов имитации его пвреполнения. Сигналы имитации переполнения счетчика-сумматора 4 формируют 1 ся толыко на следующих синх 1 ропопенциалах с помощью элементов логиче 1 с 1 кого блока выделения разно 1 сти схем И 21, 22, 17 и 18 и схем ИЛИ 19 и 20. В случае, если тривгер старшепо раз,ряда счетчика-сум 1 мато 1 ра 4 находится в нулевом состояпни при разрешении на шине сменыше блока 1 сравнания, то на выходе бло 1 ка б временной задержки появляется сигнал переполнения, воостанавливающий анулевое состояние этого тривгера, и в блошке 9 выделения раз 1 ности, пройдя схему ИЛИ 12, он просчитается в счетчике 10. В этом сл 1 учае началыное состояние тритгеров счетчика 10 единичное, и снпнал с выхода схемы ИЛИ 12 уменьшит содержимое этопо счетчика на единицу его младшего раз 1 ряда.На втором синх 1 ропотенциале со следующего выхода распределителя 3 синхропотенциалов и коду рэверсивного счетчика-сумматора 4 прибавляется или вычитается .диница соответствующего разряда.На этом же синхропотенциале записывается состояние триггера старшего разряда счегчика-оумматора 4 в старший разряд ре:гистра 7 разности в случае, если на предыдущем такте происходит иэменение состояния этого тригтера, не вызьввающее изменение состояния блошка 1 сравнения, при этосом второй синхродоганциал проходит через схему И 27 (или 28), затем схему ИЛИ 25 (или 2 б) и постулает на один из установочных входов старшего триггера,регистра 7 разности. Схемы И 27 и 28 управляются выходами триггеров счегчика 10 и выходами блошка 1 сравнения. Синхропотенциал проходит схему И 27 только в случае, если имеепся разрешение на да 1 нном такте на шине больше блока 1 сравнения и не происходит переполнение счетчика-сумматора 4 на предыдущем такте. В схему И 28 синхропотенциал пройдет только в том случае, если имеется разрешение на шине аеньше и перед этим отсутствует переполнение счетчик ачсумм атор а 4,Часть логи еского блока 9 выделения разности, состоящая из схем И 21, 22, 17 и 18 и схем ИЛИ 19 и 20, служит для имитации сипналов переполнения счетчика-су 1 мматора 4, в последнем, сипналы переполнения формируюгся на том же такте, на котором происходит етого переполнение, проходят как на вход счетчика 10, так и на установочные входы трипгеров счетчикачсумматора 4, Если счетчик-сумматор 4 переполняепся на произвольном такте, то сипиалы имитации переполнения счетчика-сумматора 4 проходят толыко на вход счетчика 10 и служат для обеспечения правильной работы схемы,Предмет и зо бр ете ни яПреобразователь напряжение-код, содержа щий блок формирования компенсационногонапряжения, блок сравнения измеряемого и кояпенсационного напряжений, реверсивный счетчик-сумматор, управляющий блоком формирования компенсационного напряжения, 15 распределитель синхропотенциалов и два блока вреоенной задержки, отличаощийся тем, что, с целью получения в процессе преобразования точного значения разности между кодами двух смежных преобразований, он 20 содержит региСтр разности, триггер эпакаразности и логический блок выделения разности, причем выход распределителя синхропотеициалов и выходы блоков временной задержки подключены к сипналыным входам 25 логического блока выделения разности, выходы триггер ов реверсивнопо счетчикачсумматора, выход блока аравнения и выходы триггера знака разности подключены к у 1 правляющим входам логического блошка выде линия разности, выходы которого соединенысо входами трипгеров регистра разности и входном триггера значка разумности, а выходы реверсивного счетчика-,сумматора подключены к устаносочным входам триггеров ревер сивнопо счегчика-сумматора.340078 Составитель Н, СтепановРедактор Т, Морозова Техред Л, Богданова Корректор Л, Царьков Типография, пр. Сапунова, 2 аказ 2015/14ЦНИИПИ Комитета Изд. Мз 849 Тираж 448 делам изобретений и открытий при Совете Москва, гК, Раушская набд. 4/5 Подписноеинистров СССР